２０ ．某机地址总线１６ 位A１５ ～ A０ （A０ 为最低位） ，访存空间６４KB 。外围设备与主存统一编址，I／O 空间占用FC００ ～ FFFFH 。现用２１６４ 芯片（６４K × １）构成主存储器，请设计并画出该存储器逻辑图，并画出芯片地址线、数据线与总线的连接逻辑以及行选信号与列选信号的逻辑式，使访问I／O 时不访问主存。动态刷新逻辑可以暂不考虑。

解：存储器逻辑图如图５-２６ 所示，为简单起见，在图中没有考虑行选信号和列选信

号，行选信号和列选信号的逻辑式可参考下题。

在６４KB 空间的最后１KB 为I／O 空间，在此区间CS无效，不访问主存。

２１ ．已知有１６K × １ 的DRAM 芯片，其引脚功能如下：地址输入A６ ～ A０ ，行地址选择RAS ，列地址选择CAS ，数据输入端DIN ，数据输出端DOUT ，控制端WE 。请用给定芯片构成２５６KB 的存储器，采用奇偶校验，试问：需要芯片的总数是多少？ 并请： （１） 正确画出存储器的连接框图。 （２） 写出各芯片RAS和CAS形成条件。

（３） 若芯片内部采用１２８ × １２８ 矩阵排列，求异步刷新时该存储器的刷新间隔。

解：（１） 需要的芯片数＝ １２８ 片，存储器的连接框图如图５-２７ 所示。

（３） 若芯片内部采用１２８ × １２８ 矩阵排列，设芯片的最大刷新间隔时间为２ms ，则相 邻两行之间的刷新间隔为：

刷新间隔＝ 最大刷新间隔时间÷ 行数＝ ２ms ÷ １２８ ＝ １５ ．６２５μs

可取刷新间隔１５ ．５μs 。２２．并行存储器有哪几种编址方式？ 简述低位交叉编址存储器的工作原理。

解：并行存储器有单体多字、多体单字和多体多字等几种系统。 多体交叉访问存储器可分为高位交叉编址存储器和低位交叉编址存储器。低位交叉

编址又称为横向编址，连续的地址分布在相邻的存储体中，而同一存储体内的地址都是不

连续的。存储器地址寄存器的低位部分经过译码选择不同的存储体，而高位部分则指向

存储体内的存储字。如果采用分时启动的方法，可以在不改变每个存

储体存取周期的前

提下，提高整个主存的速度。

２２ ．并行存储器有哪几种编址方式？ 简述低位交叉编址存储器的工作原理。

解：并行存储器有单体多字、多体单字和多体多字等几种系统。多体交叉访问存储器可分为高位交叉编址存储器和低位交叉编址存储器。低位交叉编址又称为横向编址，连续的地址分布在相邻的存储体中，而同一存储体内的地址都是不连续的。存储器地址寄存器的低位部分经过译码选择不同的存储体，而高位部分则指向存储体内的存储字。如果采用分时启动的方法，可以在不改变每个存储体存取周期的前提下，提高整个主存的速度。

２３ ．什么是高速缓冲存储器？ 它与主存是什么关系？ 其基本工作过程如何？

解：高速缓冲存储器位于主存和CPU 之间，用来存放当前正在执行的程序段和数据中的活跃部分，使CPU 的访存操作大多数针对Cache 进行，从而使程序的执行速度大大提高。高速缓冲存储器的存取速度接近于CPU 的速度，但是容量较小，它保存的信息只是主存中最急需处理的若干块的副本。当CPU 发出读请求时，如果Cache 命中，就直接对Cache 进行读操作，与主存无关；如果Cache 不命中，则仍需访问主存，并把该块信息一次从主存调入Cache 内。若此时Cache 已满，则须根据某种替换算法，用这个块替换掉Cache 中原来的某块信息。

２４ ．Cache 做在CPU 芯片内有什么好处？ 将指令Cache 和数据Cache 分开又有什么好处？

解：Cache 做在CPU 芯片内可以提高CPU 访问Cache 的速度。将指令Cache 和数据Cache 分开的好处是分体缓存支持并行访问，即在取指部件取指令的同时，取数部件要取数据。并且，指令在程序执行中一般不需要修改，故指令Cache 中的内容不需写回到主存中去。 ２５ ．设某机主存容量为４MB ，Cache 容量为１６KB ，每块包含８ 个字，每字３２ 位，设计一个四路组相联映像（即Cache 每组内共有四个块）的Cache 组织，要求： （１） 画出主存地址字段中各段的位数。

（２） 设Cache 的初态为空，CPU 依次从主存第０ 、１ 、２ 、? 、９９ 号单元读出１００ 个字（主

存一次读出一个字） ，并重复按此次序读８ 次，问命中率是多少？ （３） 若Cache 的速度是主存的６ 倍，试问有Cache 和无Cache 相比，速度提高多少倍？

解：（１） 主存容量为４MB ，按字节编址，所以主存地址为２２ 位，地址格式如图５-２９所示。

（２） 由于每个字块有８ 个字，所以主存第０ 、１ 、２ 、? 、９９ 号字单元分别在字块０ ～ １２

中，采用四路组相联映像将分别映像到第０ 组～ １２ 组中，但