CKS32F103RBT6中科芯CKS32位单片机 - 图文 下载本文

表 26 闪存存储器特性

符号 tprog

参数 16 位的编程时间 整片擦除时间

条件 TA= -40~105°C TA= -40~105°C TA= -40~105°C 读模式,fHCLK=72MHz,2

个等待周期,VDD=3.3V

最小值 典型值 最大值 单位 - - -

-

20 2 10 21.6 3 1

μA μs

tERASE 页(1K 字节)擦除时间 tME

ms mA

IDD

供电电流

写/擦除模式, fHCLK=72MHz,VDD=3.3V 待机模式, VDD=3.3~3.6V

1. 由设计保证,不在生产中测试。

表 27 闪存存储器寿命和数据保存期限

符号

NEND tRET

参数 寿命 数据保存期限

条件

C(尾缀为 6) TA= -40~85°

TA = -40~105°C(尾缀为 7)

TA =-40-85°C 时

最小值 典型值 最大值 单位 100 10

千次 年

1. 由综合评估得出,不在生产中测试。

5.3.10 EMC 特性

敏感性测试是在产品的综合评估时抽样进行测试的。

功能性 EMS(电磁敏感性)

当运行一个简单的应用程序时(通过 I/O 端口闪烁 2 个 LED),测试样品被施加 2 种电磁干扰直到产生 错误,LED 闪烁指示了错误的产生。

? 静电放电(ESD)(正放电和负放电)施加到芯片所有的引脚直到产生功能性错误。这个测试符合

IEC 1000-4-2 标准。 ?

FTB:在 VDD 和 VSS 上通过一个 100pF 的电容施加一个瞬变电压的脉冲群(正向和反向)直到产生 功能性错误。这个测试符合 IEC 1000-4-4 标准。 芯片复位可以使系统恢复正常操作。 测试结果列于下表中。

表 28 EMS 特性

符号

VFESD VEFTB

参数

条件

级别/类型

2B 4A

C, 施加到任一 I/O 脚,从而导致功能错误的 VDD = 3.3V,TA= +25 °

电压极限。 fHCLK = 72MHz。符合 IEC 1000-4-2 C, 在 VDD 和 VSS 上通过 100pF 的电容施加 VDD = 3.3V,TA= +25 °

的、导致功能错误的瞬变脉冲群电压极限 fHCLK = 72MHz。符合 IEC 1000-4-4

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设计牢靠的软件以避免噪声的问题

在器件级进行 EMC 的评估和优化,是在典型的应用环境中进行的。应该注意的是,好的 EMC 性能与 用户应用和具体的软件密切相关。

因此,建议用户对软件实行 EMC 优化,并进行与 EMC 有关的认证测试。

软件建议

软件的流程中必须包含程序跑飞的控制,如: ? 被破坏的程序计数器 ? 意外的复位

? 关键数据被破坏(控制寄存器等……)

认证前的试验

很多常见的失效(意外的复位和程序计数器被破坏),可以通过人工地在 NRST 上引入一个低电平或在 晶振引脚上引入一个持续 1 秒的低电平而重现。

在进行 ESD 测试时,可以把超出应用要求的电压直接施加在芯片上,当检测到意外动作的地方,软件 部分需要加强以防止发生不可恢复的错误。

电磁干扰(EMI)

在运行一个简单的应用程序时(通过 I/O 端口闪烁 2 个 LED),监测芯片发射的电磁场。这个发射测试 符合 SAE J1752/3 标准,这个标准规定了测试板和引脚的负载。

表 29 EMI 特性

符号 参数

条件

监测的频段 0.1~30MHz

VDD= 3.3 V,TA=

最大值(fHSE/fHCLK) 8/48MHz 8/72MHz 12 22 23

4

12 19

单位

30~130MHz

dBμV

SEMI 峰值

25°C,LQFP100 封 130MHz~1GHz

装,符合 IEC 61967-2 SAM EMI 级

29 4

-

5.3.11 绝对最大值(电气敏感性)

基于三个不同的测试(ESD,LU),使用特定的测量方法,对芯片进行强度测试以决定它的电气敏感性 方面的性能。

静电放电(ESD)

静电放电(一个正的脉冲然后间隔一秒钟后一个负的脉冲)施加到所有样品的所有引脚上,样品的大小 与芯片上供电引脚数目相关(3 片×(n+1)供电引脚)。这个测试符合 JESD22-A114/ C101 标准。

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表 30ESD 绝对最大值

符号

V

ESD(HBM)

参数

静电放电电压( )

人体模型

条件 C,符 T = +25 °

类型

2 II

最大值(1)

2000 500

单位 V

合 JESD22-A114 T = +25 °C,符 合 JESD22-C101

VESD(CDM) 静电放电电压(充电设备模型)

1. 由综合评估得出,不在生产中测试。

静态栓锁

为了评估栓锁性能,需要在 6 个样品上进行 2 个互补的静态栓锁测试: ? 为每个电源引脚,提供超过极限的供电电压。 ? 在每个输入、输出和可配置的 I/O 引脚上注入电流。 这个测试符合 EIA/JESD 78A 集成电路栓锁标准。

表 31 电气敏感性

符号 LU

参数 静态栓锁类

条件

T = +105 °C,符合 JESD78A

类型 II 类 A

5.3.12 I/O 端口特性

通用输入/输出特性

除非特别说明,下表列出的参数是按照表 6 的条件测量得到。所有的 I/O 端口都是兼容 CMOS 和 TTL。

表 32 I/O 静态特性

符号

参数 条件

标准 I/O 脚,输入 低电平电压 FT I/O(1)脚,输入

低电平电压 所有 I/O 口,除了

BTOOT0 标准 I/O 脚,输入 高电平电压

最小值

典型值 -

最大值

0.28×(VDD-2V)+0.8V 0.32×(VDD-2V)

+0.75V

单位

-

VIL 低电平输入电压

0.35 VDD

V

0.41×(VDD-2V)+1.3V

VIH 高电平输入电压

FT I/O 脚(1),输入

高电平电压 所有 I/O 口,除 了 BTOOT0

0.42×(VDD-2V)+1V

0.65 VDD

(2)

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Vhys

标准 I/O 脚施密特 触发器电压迟滞(2) 5V 容忍 I/O 脚施密 特触发器电压迟滞

(2)

200

mV

5%VDD(3)

V

SS ≤ VIN ≤ VDD

±1 3

30 30

40 40 5

50 50

μA

Ilkg 输入漏电流(4)

标准 I/O 端口 VIN = 5V, 5V 容忍端口 VIN = VSS VIN = VDD

RPU RPD CIO

弱上拉等效电阻(5) 弱下拉等效电阻(5) I/O 引脚的电容

kΩ pF

1. FT = 5V 容忍。

2. 施密特触发器开关电平的迟滞电压。由综合评估得出,不在生产中测试。 3. 电压至少为 100mV。

4. 如果在相邻引脚有反向电流倒灌,则漏电流可能高于最大值。

5. 上拉和下拉电阻是设计为一个真正的电阻串联一个可开关的 PMOS/NMOS 实现。这个 PMON/NMOS 开关的电阻很小(约

占 10%)。

所有 I/O 端口都是 CMOS 和 TTL 兼容(不需软件配置),它们的特性考虑了多数严格的 CMOS 工艺或 TTL 参数: ?

对于 VIH: ? ? ?

? ?

如果 VDD 介于[2.00V~3.08V];使用 CMOS 特性但包含 TTL。 如果 VDD 介于[3.08V~3.60V];使用 TTL 特性但包含 CMOS。 如果 VDD 介于[2.00V~2.28V];使用 TTL 特性但包含 CMOS。 如果 VDD 介于[2.28V~3.60V];使用 CMOS 特性但包含 TTL。

对于 VIL:

输出驱动电流

GPIO(通用输入/输出端口)可以吸收或输出多达+/-8mA 电流,并且吸收+20mA 电流(不严格的 V )。 在用户应用中,I/O 脚的数目必须保证驱动电流不能超过 5.2 节给出的绝对最大额定值: ? ?

所有 I/O 端口从 V 上获取的电流总和,加上 MCU 在 V 上获取的最大运行电流,不能超过绝对 最大额定值 IVDD(参见表 4)。

所有 I/O 端口吸收并从 V 上流出的电流总和,加上 MCU 在 V 上流出的最大运行电流,不能超 过绝对最大额定值 IVSS(参见表 4)。

输出电压

除非特别说明,表 33 列出的参数是使用环境温度和 VDD 供电电压符合表 6 的条件测量得到。所有的 I/O 端口都是兼容 CMOS 和 TTL 的。

40

表 33 输出电压特性

符号 VOL(1) VOH(2) VOL(1) VOH(2)(3) VOL(1)(3) VOH(2)(3) VOL(1)(3) VOH(2)(3)

输出高电平,当 8 个引脚同时输出电流 输出低电平,当 8 个引脚同时吸收电流 输出高电平,当 8 个引脚同时输出电流 输出低电平,当 8 个引脚同时吸收电流 输出高电平,当 8 个引脚同时输出电流 输出高电平,当 8 个引脚同时输出电流

2.7V < VDD< 3.6V

输出低电平,当 8 个引脚同时吸收电流 TLL 端口,IIO = +8mA

2.7V < VDD< 3.6V IIO = +20mA 2.7V < VDD< 3.6V IIO = +6mA 2V < VDD< 2.7V

VDD-0.4 2.4

0.4

2.4

1.3 0.4

V

参数

输出低电平,当 8 个引脚同时吸收电流

条件

CMOS 端口,IIO =

+8mA

VDD-0.4

最小值 最大值 单位

0.4

1. 芯片吸收的电流 IIO 必须始终遵循表 4 中给出的绝对最大额定值,同时 IIO 的总和(所有 I/O 脚和控制脚)不能超过 IVSS。 2. 芯片输出的电流 IIO 必须始终遵循表 4 中给出的绝对最大额定值,同时 IIO 的总和(所有 I/O 脚和控制脚)不能超过 IVDD。 3. 由综合评估得出,不在生产中测试。

输入输出交流特性

输入输出交流特性的定义和数值分别在图 16 和表 34 给出。

除非特别说明,列出的参数是使用环境温度和供电电压符合表 6 的条件测量得到。

表 34 输入输出交流特性

MODEx[1:0]

10 (2MHz)

01 (10MHz)

符号

参数

(1)

条件 最小值 最大值 单位

2 125(3) 125(3) 10 25(3) 25(3) 50 30 20 5(3) 8(3) 12(3) 5(3) 8(3)

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最大频率(2) CL= 50 pF,VDD= 2~3.6V fmax(IO)out

tf(IO)out 输出高至低电平的下降时间 CL= 50 pF,VDD= 2~3.6V tr(IO)out 输出低至高电平的上升时间

MHz ns

最大频率(2) CL= 50 pF,VDD= 2~3.6V fmax(IO)out

tf(IO)out 输出高至低电平的下降时间 CL= 50 pF,VDD= 2~3.6V tr(IO)out 输出低至高电平的上升时间

MHz ns

CL= 30 pF,VDD= 2.7~3.6V

11 (50MHz)

fmax(IO)out 最大频率(2) CL= 50 pF,VDD= 2.7~3.6V MHz

CL=50 pF,VDD= 2~2.7V

CL= 30 pF,VDD= 2.7~3.6V

tf(IO)out 输出高至低电平的下降时间 CL= 50 pF,VDD= 2.7~3.6V

CL=50 pF,VDD= 2~2.7V

CL= 30 pF,VDD= 2.7~3.6V

CL= 50 pF,VDD= 2.7~3.6V

ns

tr(IO)out 输出低至高电平的上升时间