问答:

1. 什么是大小端对齐

Little-Endian就是低位字节排放在内存的低地址端，高位字节排放在内存的高地址端。 Big-Endian就是高位字节排放在内存的低地址端，低位字节排放在内存的高地址端。

2. 什么是指令周期、机器周期和时钟周期？三者有何关系？

答：指令周期是CPU完成一条指令的时间；机器周期是所有指令执行过程的一个基准时间，机器周期取决于指令的功能及器件的速度；一个指令周期包含若干个机器周期，一个机器周期又包含若干个时钟周期，每个指令周期内的机器周期数可以不等，每个机器周期内的节拍数也可以不等。

3. 什么是总线判优？为什么需要总线判优？

答：总线判优就是当总线上各个主设备同时要求占用总线时，通过总线控制器，按一定的优先等级顺序确定某个主设备可以占有总线。因为总线传输的特点就是在某一时刻，只允许一个部件向总线发送信息，如果有两个以上的部件同时向总线发送信息，势必导致信号冲突传输无效，故需用判优来解决。

4. 什么是“程序访问的局部性”？存储系统中哪一级采用了程序访问的局部性原理 答：所谓程序访问的局部性即程序执行时对存储器的访问是不均匀的，这是由于指令和数据在主存的地址分布不是随机的，而是相对地簇聚。

存储系统的Cache—主存级和主存—辅存级都用到程序访问的局部性原理。

对Cache—主存级而言，把CPU最近期执行的程序放在容量较小、速度较高的Cache中。对主存—辅存级而言，把程序中访问频度高、比较活跃的部分放在主存中，这样既提高了访存的速度又扩大了存储器的容量。

5. 指令和数据都存于存储器中，从时间和地址两个角度，说明计算机如何区分它们？ 解：计算机区分指令和数据有以下2种方法：

通过不同的时间段来区分指令和数据，即在取指令阶段（或取指微程序）取出的为指令，在执行指令阶段（或相应微程序）取出的即为数据。

通过地址来源区分，由PC提供存储单元地址的取出的是指令，由指令地址码部分提供存储单元地址的取出的是操作数。

6. 除了采用高速芯片外，从计算机的各个子系统的角度分析，指出6种以上（含6种）

提高整机速度的措施。．

针对存储器，可以采用Cache-主存层次的设计和管理提高整机的速度； 针对存储器，可以采用多体并行结构提高整机的速度； 针对控制器，可以通过指令流水设计技术提高整机的速度； 针对控制器，可以通过超标量设计技术提高整机的速度；

针对运算器，可以对运算方法加以改进，如两位乘，或用快速进位链； 针对I/O系统，可以运用DMA技术不中断现行程序，提高CPU的效率。 7. I/O有哪些编址方式？各有何特点？

解：常用的I/O编址方式有两种： I/O与内存统一编址和I/O独立编址。

特点：I/O与内存统一编址方式的I/O地址采用与主存单元地址完全一样的格式，I/O设备和主存占用同一个地址空间，CPU可像访问主存一样访问I/O设备，不需要安排专

门的I/O指令。

I/O独立编址方式时机器为I/O设备专门安排一套完全不同于主存地址格式的地址编码，此时I/O地址与主存地址是两个独立的空间，CPU需要通过专门的I/O指令来访问I/O地址空间。

8. 什么是指令周期？什么是机器周期？什么是时钟周期？三者之间的关系如何？ 指令周期是完成一条指令所需的时间。包括取指令、分析指令和执行指令所需的全部时间。

机器周期也称为CPU周期，是指被确定为指令执行过程中的归一化基准时间，通常等于取指时间（或访存时间）。

时钟周期是时钟频率的倒数，也可称为节拍脉冲或T周期，是处理操作的最基本单位。 一个指令周期由若干个机器周期组成，每个机器周期又由若干个时钟周期组成。-

9. 简要说明CPU与I/O之间传递信息可采用哪几种联络方式？它们分别用于什么场

合？

答： CPU与I/O之间传递信息常采用三种联络方式：直接控制（立即响应）、 同步、异步。 适用场合分别为：

直接控制适用于结构极简单、速度极慢的I/O设备，CPU直接控制外设处于某种状态而无须联络信号。

同步方式采用统一的时标进行联络，适用于CPU与I/O速度差不大，近距离传送的场合。 异步方式采用应答机制进行联络，适用于CPU与I/O速度差较大、远距离传送的场合。

10. 设CPU内的部件有：PC、IR、MAR、MDR、ACC、ALU、CU，且采用非总线结

构。

写出取址周期的全部微操作:

PC-->MAR 1-->R M(MAR)-->MDR MDR->IR OP(IR)-->CU (PC)+1-->PC

写出存数指令全部微操作:

Ad(IR)-->MAR 1-->W ACC-->MDR MDR->M(MAR)

加法指令全部微操作

Ad(IR)-->MAR 1-->R M(MAR)-->MDR (ACC)+(MDR)-->ACC

11. 在什么条件下，I/O设备可以向CPU提出中断请求？ 解：I/O设备向CPU提出中断请求的条件是：I/O接口中的设备工作完成状态为1（D=1），中断屏蔽码为0 （MASK=0），且CPU查询中断时，中断请求触发器状态为1（INTR=1

12. 简述中断的流程。

（1）中断源未被屏蔽、完成工作情况下提出中断请求 （2 ）各种中断请求根据优先级进行排队

（3） CPU开中断情况下、且指令周期结束响应中断请求

（4） CPU执行中断隐指令（保护硬件现场、关中断，根据中断向量找到中断服务程序入口地址），执行服务程序

（5） 中断服务程序中保护软件现场，（如果是多重中断，则开中断），执行相应的服务，返回前需要恢复软件现场。

（6） 中断返回指令恢复硬件现场。

13. 什么是快速缓冲存储器，它与主存有什么关系？

答：快速缓冲存储器是为了提高访存速度，在CPU和主存之间增设的高速存储器，它对用户是透明的。只要将CPU最近需用的信息从主存调入缓存，这样CPU每次只需访问快速缓存就可达到访问主存的目的，从而提高了访存速度。主存的信息调入缓存要根据一定的算法，由CPU自动完成。凡是主存和缓存已建立了对应关系的存储单元，它们的内容必须保持一致，故凡写入缓存的信息也必须写至与缓存单元对应的主存单元中。 14. 什么是中断隐指令有哪些功能

CPU响应中断之后，经过某些操作，转去执行中断服务程序。这些操

1）保存断点 (2) 暂不允许中断

(3) 引出中断服务程

15. 什么是单重中断，什么是多重中断？

实现多重中断的条件是： 提前开中断，即在中断服务程序中保护好软件现场后就将中断允许触发器设置为1。

实现单重中断的条件是：在中断服务结束才开中断，将中断允许触发器设置为1。

计算题:

5.按机器补码浮点运算步骤，计算[x±y]补，x=2-011×（-0.100 010），y=2-010×（-0.011 111）

x=2-011×（-0.100010）,y=2-010×（-0.011111）

[x]补=1，101；1.011 110, [y]补=1，110；1.100 001 1) 对阶：过程同(1)的1），则

[x]补=1，110；1.101 111 2）尾数运算：

[Mx]补+[My]补= 11.101111 + 11. 100001 = 11.010000 [Mx]补+[-My]补= 11.101111 + 00.011111 = 00.001110 3）结果规格化：

[x+y]补=11，110；11.010 000,已是规格化数

[x-y]补=11，110；00.001 110 =11，100；00.111000 （尾数左规2次，阶码减） 4）舍入：无 5）溢出：无 则：x+y=2-010×（-0.110 000） x-y =2-100×0.111 000

6. 按机器补码浮点运算步骤，计算[x±y]补，x=2101×（-0.100 101），y=2100×（-0.001 111)

[x]补=0，101；1.011 011, [y]补=0，100；1.110 001 1）对阶：

[?E]补=00，101+11，100=00，001 >0，应Ey向Ex对齐，则： [Ey]补+1=00，100+00，001=00，101=[Ex]补 [y]补=0，101；1.111 000（1） 2）尾数运算：

[Mx]补+[My]补= 11.011011+ 11.111000（1）= 11.010011（1） [Mx]补+[-My]补= 11.011011+ 00.000111（1）= 11.100010（1）