ALTERA SERDES IP实例应用

为了熟悉ALTERA的SERDES IP，试着生成ALT_LVDS_RX和ALT_LVDS_TX的IP做个回环仿真测试。平台：QUARTUS 10.1 +Moelsim6.6SE FPGA:Stratix IV 820 以下的设置全部针对Stratix IV 820所设，其它型号的器件需要根据器件手册来设置。

一 LVDS电平

LVDS是一种差分高速，低压，低功耗通用的I/O接口标准。Stratix IV FPGA要求2.5V Vccio电平标准。LVDS要求输入buffer的2根信号之间有100Ω的终端电阻。而Stratix IV FPGA使用OCT(on-chip differential termination)技术提供了一种片上可选的100Ω差分终端电阻。但是这些片上可选的100Ω差分终端电阻只存在于Stratix IV FPGA的row banks上。如图6-31所示。

Stratix IV FPGA 一般选用row bank I/O来支持LVDS。row和column I/O bank区别如下表所示 Input output true LVDS output buffers Row I/O bank true LVDS input with 100ΩDedicated SERDES and DPA OCT RD circuitries Column I/O bank true LVDS input buffers no dedicated SERDES and DPA without 100Ω OCT RD circuitries, SERDES is implemented in the core logic Stratix IV FPGA的bank示意图如下图所示

emulated LVDS output buffers which use two single-ended output buffers with an external resistor network to support LVDS

二 SERDES IP设置

Altetra 的SERDES应用包括AltLvds-RX和AltLvds-TX这两个IP对

1 ALT_LVDS_RX 设置

对应这个参数设置对应是否将Deserializer电路采用内部LE单元实现。（对应有些器件支持内部LE实现或者采用内部专用电路实现，对应Cyclone系列，只能采用LE实现，内部无专用电路）而 S4 FPGA是有专用的SERDES电路的。故不用勾选。

DPA是动态相位调整，能够自动帮助校正延时，无需手动调整。DPA是S4的ROW bank中才支持的，故勾选。

Number of channels 是指输入的串口通道数量

Deserialization Factor 是指每一个串口通道对应的解出的并行数据位宽

不要勾选此选择，否则要自己提供一个外部的PLL给IP使用