2. ALT_LVDS_TX 设置

Implement Serializer/Deserializer circuit in logic cells :此选项同RX，所选FPGA是S4有专用的SERDES电路所以此处不用勾选 Numer of Channels：此处同RX Deserialization factor:此处同RX Use external PLL:此处同RX

注意此处的input clock rate不同于ALT_LVDS_RX的input clock，TX的inclock是讲并行数据送入到TX模块的时钟，而RX的inclock是随着串行数据进入RX模块的时钟