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77、 什么是抢先式实时操作系统？有何优缺点？实时性如何决定？

答：对于基于优先级的实时操作系统而言，抢先式实时操作系统是指内核可以抢占正在运 行任务的 CPU 使用权并将使用权交给进入就绪态的优先级更高的任务。

优点：实时性好，优先级高的任务只要具备了运行的条件，或者说进入了就绪态，就可以 立即（任务切换时间）运行。

缺点：如果任务之间抢占 CPU 控制权处理不好，会产生系统崩溃、死机等严重后果；调用 不可重入型函数时，要满足互斥条件。 实时性：取决于任务（上下文）切换时间。 78、 简述优先级倒置产生的条件、现象以及解决方案。 答：条件：基于优先级抢先式的任务调度、资源共享。 现象：低优先级任务 L 和高优先级任务 H 共享资源，在任务 L 占有共享资源之后，任务 H 就绪，但这时任务 H 必须等待任务 L 完成对共享资源的操作。在任务 L 完成对共享资源的 操作之前，任务 M 也已就绪并将抢先任务 L 运行。在任务 M 运行时，系统中具有最高优 先级的任务 H 仍然保持挂起状态。 解决方案：优先级继承、优先级顶置 79、 进行嵌入式操作系统选择的时候，主要应当考虑什么因素？ 答：一般在进行嵌入式操作系统选择的时候，应当考虑如下因素： 1)、 进入市场的时间，即从开始设计到产品投放市场的时间长短； 2)、 可移植性 3)、 可利用的资源，已有的技术积累 4)、 系统定制能力 5)、 成本 6)、 中文内核支持

80、 简述基于 Host-Target 模式的嵌入式软件开发流程 答：

1) 在 Host（PC）上完成嵌入式软件的编写、编译、目标代码生成；

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2) 通过下载，将目标代码下载到目标机上；

3) 使用 Host-Target 联合调试方式对目标机上运行的嵌入式应用进行调试。

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四、 分析题

1、 下图为 DRM 接收机的功能框图。问：

① DRM 接收机采用传统设计方法一般应该经过哪几个阶段？

② 确定是否需要键盘、LCD、USB 等接口应该在什么阶段？确定 DRM 接收机的重量、大 小和功耗应该在什么阶段？

③ 确定 OFDM 解调、Viterbi 译码器采用软件实现还是硬件实现应该在什么阶段？确定 CPU 选择 TI 的 DSP 还是 ARM 的 ARM10E 应该在什么阶段？ 天线 调谐器 A/D OFDM 解调 Viterbi 译码 信道解调 纠错解码 解 复 用 AAC 译码 数字 业务 解码 D/A 模拟音频 数字音频

US B USB接口

调谐 控制 LCD CPU 键盘 答： DRM 接收机采用传统设计方法一般应该经过需求分析、①规格说明、体系结构设计、 软硬件设计、系统集成、系统测试。 ② 确定是否需要键盘、LCD、USB 等接口应该在需求分析阶段；确定 DRM 接收机的重量、 大小和功耗应该在需求分析阶段。 ③ 确定 OFDM 解调、Viterbi 译码器采用软件实现还是硬件实现应该在体系结构设计阶段； 确定 CPU 选择 TI 的 DSP 还是 ARM 的 ARM10E 应该在体系结构设计阶段。 第 28 页 共 44 页

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2、 下图为单周期存储器读时序图。clk 为时钟信号，上升沿有效；rd 为读信号，高电平有 效。问：如果主设备要求的建立时间 t≥ 40ns ，保持时间 t≥ 6ns ，则此系统的最高时钟 频率为多少？能否满足保持时间的要求？（要求写出计算过程）

答： （1）（2）（3）（4）参考 功能描述 最小值 最大值 单位 t0 rd 延迟时间 5 10

ns t1 rd 持续时间 60

ns

t2 rd 有效到数据输出 30 ns t3 rd 无效到 data 持续时间 5 10 ns clk addr A t1 rd t0 t2 t0 t3 data A tsu th 满足存储器读 rd 时序要求，则时钟周期 tCYC + t0 ≥ t1 + t0 ≥ 60 + 10 = ns t CYC ≥ 70 ? 5 = ns 70 65 要保证主设备有足够的建立时间，则时钟周期 tCYC ≥ t0 + t2 + tsu = ns 80 要保证主设备有足够的保持时间 th = t0 + t3 ≥ 5 + 5 = 10ns > 6ns 最高时钟频率为

tCYC ≥ max{65,80} =

80ns f MAX = 1

= 12.5MHz 80ns

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∴ ∴

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3、 下图为 PCI 总线读操作时序图。问：

①下图中地址段持续几个时钟周期？在地址段主设备发出的信号 C/BE#表示什么意思？ ②下图中数据段时期持续了几个时钟周期？从设备如何知道数据传输结束？

③如果时钟 CLK 为 33MHz，数据总线宽度为 32 位，下图数据传输速率为多少？峰值传输 速率为多少？什么情况下才能达到峰值传输速率？

1

CLK FRAME# AD C/BE# IRDY# TRDY# 地址段 等待2 3 4 5 6 7 8 9

地址 CMD 数据1 数据2 BE# 数据3 等待 传输 传输 等待 传输 数据段 数据段 数据段 答：①下图中地址段持续 1 个时钟周期，在地址段主设备发出的信号 C/BE#表示总线命令。 ②下图中整个数据段时期持续了 6 个时钟周期。主设备使 IRDY#有效的同时使 FRAME# 无效，用来告诉从设备这是最后一个数据段，表明数据传输结束。 ③如果 CLK 为 33MHz，数据总线宽度为 32 位=4B，传输时间为 7T=210ns，传送 3 拍数据 为 3*4B=12B，传输速率=12B/210ns=57MB/s。峰值传输速率为 133MB/s，当没有等待周期， 传输拍数趋向无穷时达到峰值传输速率。 第 30 页 共 44 页