Altium Designer 10 PCB简要设计及其例程

1、 PCB 简要设计

关于对原理图或者说是对整个项目的编译，这一步是为生成网络表，做准备工作，在 project，project options 中打开下图 4.1 DRC 规则

对于电气规则方面，我在网上搜索了些注解，以供参考:

Violations Associated with Buses 有关总线电气错误的各类型（共 12 项） bus indices out of range 总线分支索引超出范围 Bus range syntax errors 总线范围的语法错误 Illegal bus range values 非法的总线范围值 Illegal bus definitions 定义的总线非法

Mismatched bus label ordering 总线分支网络标号错误排序

Mismatched bus/wire object on wire/bus 总线 / 导线错误的连接导线 / 总线 Mismatched bus widths 总线宽度错误

Mismatched bus section index ordering 总线范围值表达错误 Mismatched electrical types on bus 总线上错误的电气类型 Mismatched generics on bus (first index) 总线范围值的首位错误 Mismatched generics on bus (second index) 总线范围值末位错误 D： violations associated with nets 有关网络电气错误（共 19 项） adding hidden net to sheet 原理图中出现隐藏网络

adding items from hidden net to net 在隐藏网络中添加对象到已有网络中 auto-assigned ports to device pins 自动分配端口到设备引脚 duplicate nets 原理图中出现重名的网络 floating net labels 原理图中有悬空的网络标签

global power-objects scope changes 全局的电源符号错误 net parameters with no name 网络属性中缺少名称 net parameters with no value 网络属性中缺少赋值 nets containing floating input pins 网络包括悬空的输入引脚 nets with multiple names 同一个网络被附加多个网络名 nets with no driving source 网络中无驱动源 nets with only one pin 网络只连接一个引脚

nets with possible connection problems 网络可能有连接上的错误 signals with multiple drivers 重复的驱动信号

sheets containing duplicate ports 原理图中包含重复的端口 signals with load 信号无负载 signals with drivers 信号无驱动

unconnected objects in net 网络中的元件出现未连接对象 unconnected wires 原理图中有没连接的导线

E：Violations associated with others 有关原理图的各种类型的错误 (3 项 ) 1、No Error 无错误

2、Object not completely within sheet boundaries 原理图中的对象超出了图纸边框 3、Off-grid object 原理图中的对象不在格点位置

F：Violations associated with parameters 有关参数错误的各种类型

1、same parameter containing different types 相同的参数出现在不同的模型中 2、same parameter containing different values 相同的参数出现了不同的取值 Ⅱ、Comparator 规则比较

A：Differences associated with components 原理图和 PCB 上有关的不同 ( 共 16 项 )

◆ Changed channel class name 通道类名称变化 ◆ Changed component class name 元件类名称变化 ◆ Changed net class name 网络类名称变化 ◆ Changed room definitions 区域定义的变化 ◆ Changed Rule 设计规则的变化

◆ Channel classes with extra members 通道类出现了多余的成员 ◆ Component classes with extra members 元件类出现了多余的成员 ◆ Difference component 元件出现不同的描述 ◆ Different designators 元件标示的改变

◆ Different library references 出现不同的元件参考库 ◆ Different types 出现不同的标准 ◆ Different footprints 元件封装的改变 ◆ Extra channel classes 多余的通道类 ◆ Extra component classes 多余的元件类 ◆ Extra component 多余的元件

◆ Extra room definitions 多余的区域定义

B：Differences associated with nets 原理图和 PCB 上有关网络不同（共 6 项） ◆ Changed net name 网络名称出现改变 ◆ Extra net classes 出现多余的网络类 ◆ Extra nets 出现多余的网络

◆ Extra pins in nets 网络中出现多余的管脚 ◆ Extra rules 网络中出现多余的设计规则

◆ Net class with Extra members 网络中出现多余的成员

C：Differences associated with parameters 原理图和 PCB 上有关的参数不同（共 3 项） ◆ Changed parameter types 改变参数类型 ◆ Changed parameter value 改变参数的取值 ◆ Object with extra parameter 对象出现多余的参数

这些规则设置有利与查找你在绘制 原理图时出现的问题，同时建议提高必要的规则等级，例如在violations associated with nets 这个项目栏内，floating net labels 原理图中有悬空的网络标签这项改为 error，这样在你放置网络标号时如果没有放置到电气栅格上时，会自动报警出现提示，有利于发现我们的错误。

对于规则部分，只有不断的编译，查错，随经验的积累，你会调整出自己认为完备的格式。 接下来就是对原理图的 DRC 测试，快捷键位 C+C，project 菜单的第一项即使，如果页面没有弹出 Message 的内容，可在右下角，System 中找到 Message，查阅编译信息，完成编译后将数据导入到 PCB 环境中，在菜单中 Design 选项中执行 Updata PCB document to ***.PcbDoc 中，显示下图

编译过程显示上图

将 only show Error 打钩，显示下图，主要是因为元器件 J1 没有封装，回到原理图，用快捷键 J+C 找到元件，双击元件，在 footprint 中添加相应的封装，