ASIC 专用集成电路

CPLD 复杂可编程逻辑器件 CLB 可配置逻辑模块 CAD 计算机辅助设计 CAM 计算机辅助制造 CAT 计算机辅助测试 CAE 计算机辅助工程 CMOS 互补场效应管 DSP 数字信号处理 DFT 可测性设计 EDA 电子设计自动化 EAB 嵌入式阵列块 FPGA 现场可编程门阵列 GAL通用阵列逻辑 HDL硬件描述语言

IP 知识产权核/知识产权模块 VHDL 甚高速集成电路硬件描述语言

1、 FPGA结构一般分为三部分：可编程逻辑块（CLB）、可编程I/O模块和可编程内部连线。 2、 CPLD的内部连线为连续式布线互连结构，任意一对输入、输出端之间的延时是固定 ；FPGA的内部连线为分段式布线互连结构，各功能单元间的延时不定(不可预测)。 3、 WHEN_ELSE条件信号赋值语句 和 IF_ELSE顺序语句的异同：

WHEN_ELSE条件信号赋值语句中无标点，只有最后有分号；必须成对出现；是并行语句，必须放在结构体中。

IF_ELSE顺序语句中有分号；是顺序语句，必须放在进程中 4、 基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试。

*结构体的三种描述方式，即行为级描述、数据流级描述和结构级描述。

*结构体通常由结构体名称、定义语句和并行处理语句构成。 5、VHDL的数据对象包括常量(constant)、 变量(varuable) 和 信号(signal) 。

6、在VHDL的端口声明语句中，端口方向包括 in 、out 、buffer 、inout、linkage 。“BUFFER”为缓冲端口“LINKAGE”定义的端口不指定方向，无论哪个方向的信号都可以连接。 7、VHDL的PROCESS（进程）语句是由顺序语句 组成的，但其本身却是并行语句 。

8、VHDL的子程序有 过程(PROCEDURE)和函数(FUNCTION) 两种类型,具有可重载性特点。

ISP 在系统可编程 ICR 在电路可重构

JTAG 联合测试行为组织 LAB 逻辑阵列块 LUT查找表

LPM 参数可设置模块库 LC 逻辑宏单元

OLMC 输出逻辑宏单元 PLD 可编程逻辑器件 PCB 印制电路板 PIA 可编程连线阵列 PROM 可编程只读存储器 RTL 寄存器传输 SOC 片上系统

SOPC 可编程片上系统 SRAM 静态随机存储器

9、原理图文件.gdf; 波形文件.scf;

文本设计文件的扩展名是 .vhd ；图形文件的扩展名是 .bdf ；

矢量波形文件的扩展名是 .vwf ； 使用VHDL语言，自建元件图形符号文件的扩展名.bsf； 资源分配说明文件扩展名.qsf，用文本打开它可以修改引脚编号；逻辑综合会生成．edf文件；双击.qpf文件可启动QuartusII并打开已有工程。

10、图形编辑中模块间的连线有三种形式： 节点线 、总线和管道线

11、Quartus编译器编译FPGA工程最终生产两种不同用途的文件，它们分别是.sof和.pof。sof是SRAM Object File，下载到FPGA中，断电丢失。pof是Programmer Object File，下载到配置芯片中，上电重新配置FPGA。

12、FPGA过程中的仿真有三种：行为仿真、逻辑仿真、时序仿真。 1．一般把EDA技术的发展分为MOS时代、CMOS时代和 ASIC三个阶段。

2．EDA设计流程包括 设计输入、设计实现、实际设计检验和 下载编程四个步骤。

3．EDA设计输入主要包括图形输入、HDL文本输入和状态机输入。 5．VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。

6.基于VHDL设计的仿真按照自顶向下的设计流程，其先后顺序应该是：行为仿真、前端功能仿真、功能仿真、门级时序仿真四种 7.HDL：Verilog HDL、SystemVerlog、System C