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图 64：SI Design Audit窗口网络选择界面
接下来，和SI Design Setup流程时类似，SI Design Audit窗口会进入到网络选择界面，选择需要执行审核的网络。在本案例中选择保持全选，然后点击下方的“Next”按钮，进入下一环节。
图 65：SI Design Audit窗口审核错误显示界面
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接下来，SI Design Audit在经过短暂的运行后，会将当前设计中存在的SI设置问题列举出来，我们可以描
述的问题选择忽略（Ignore Error栏），或是通过自动方式（Resolve Errors栏中“All”或“Selected”按钮）或手动方式（Resolve Errors栏中“Manually”按钮）解决。
2.4.12
提取拓扑
当我们在Allegro PCB SI中完成了对设计数据库的仿真设置后，我们就可以在电路板尝试布线，以找到一
个可行的布线方案了。如果布线方案已经确定，可以按照此方案执行需仿真总线中的一个网络的粗略布线，用于之后的拓扑提取。
在本案例中，我们按照预定的线宽和拓扑结构完成LA<9>与LCK0和LCK0*的连接如下图。
过孔 传输线 接收器 驱动器 匹配电阻
图 66：RDIMM上的预布线
提取网络拓扑的方式很简单，在16.5版本中可以采用新的简便方式或传统的方式。新的方式是，在Allegro PCB SI工作台（canvas）的空白区域右键单击，在弹出的右键菜单中选择Application Mode -> Signal Integrity切换到SI模式用户界面下。
图 67：选择SI用户界面
图 68：过滤器
图 69：查看拓扑
确认右方的Find Filter栏已勾选Net，鼠标移动至传输线（如LA<9>）上方，右键选择View Topology，经过一段时间的运算后，SigXplorer（也叫SigXP，或Signal Explorer）窗口就会弹出，并显示信号拓扑。
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驱动器 传输线 接收器 过孔 匹配电阻
图 70：SigXplorer界面中显示网络拓扑
保存此top文件，供之后仿真使用。
传统的方式是在Allegro PCB SI菜单中选择Analyze -> Probe，在弹出的Signal Analysis窗口中找到网络
LA<9>，点击“View Topology”按钮，同样可提取出上述拓扑进入SigXplorer中。
图 71：在Signal Analysis窗口选择网络提取拓扑
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2.4.13
在SigXP中设置仿真库和仿真参数
前面我们介绍了如何在Allegro PCB SI界面下提取传输线拓扑进入到SigXP中，而且看起来过程特别是设置首先需要说明的是，编者认为其实上述设置过程还算是比较简单的，熟悉了后就会知道，Allegro PCB SI
部分还是比较复杂的，可能就会有人问有没有更方便的方法呢。
仿真设置过程可以简单的归结为三个环节：设置叠层、设置电源和地、设置仿真模型，而都只需针对与所需仿真的网络相关的部分。而所有设置，就算是不使用SI Design Setup这个设置向导，也可以通过Allegro PCB SI的命令逐项完成。
前仿真阶段，除了提取拓扑的方式，对已知拓扑，还可以用手动方式直接在SigXP中创建拓扑。在绘制拓扑之前，我们同样需要对SigXP进行一定配置。
点击开始菜单中的
SigXplorer快捷方式，或者在目录íSROOT%\\tools\\pcb\\bin（其
中，íSROOT%是Cadence SPB的安装目录，例如D:\\Cadence\\SPB_16.5）下找到sigxp.exe执行文件，点击，一般会先弹出Cadence Products Choices窗口供选择产品，这里选择Allegro PCB SI GXL（需要License），OK确认后即打开SigXplorer窗口。
图 72：Cadence Products Choices窗口
在SigXplorer窗口中选择Analyze -> Model Browser，就会弹出SI Model Browser窗口，其中显示当前所设定的库路径中找到的模型，界面和Allegro中的同名窗口一致（图33）。
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图 73：SI Model Browser窗口
图 74：Set Model Search Path窗口
在SI Model Browser窗口中，我们可以点击下方的“Set Search Path”按钮打开Set Model Search Path窗口，可以在其中设置模型库的搜索路径以及默认的模型文件后缀名。相关的设置和之前在Allegro PCB SI中一致（第2.4.4节），不再详述。
在SI Model Browser窗口中，我们可以点击下方的“Library Mgmt”按钮打开DML Library Management窗口，可以在其中设置DML模型库状态（是否工作库，是否忽略）。相关的设置和之前在Allegro PCB SI中一致（第2.4.4节），不再详述。
图 75：DML Library Management窗口
图 76：SI Model Browser窗口转换IBIS
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