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2.1.7 预先创建拓扑样本

预先创建拓扑样本这一环节，就是在Cadence SigXP中手动创建相关信号线的拓扑，供之后执行假设分析

（What-if）和参数扫描仿真使用。此环节不是必需，一般只出现在简单拓扑或拓扑结构已确定的信号线上，更多的情况下，常常是在空白的电路板上执行关键器件预布局后，通过初略预布线的方式连接信号线，然后在Allegro PCB SI中提取此信号线的拓扑进入到SigXP中进行仿真，这样对于多负载的负载拓扑而言更为方便一些。

本文会在下面的章节中介绍如何在SigXP中手动创建信号线拓扑，以及如何配置brd设计文件以提取信号线拓扑进入到SigXP中。

2.1.8 预先创建相对于不同阈值电压的眼图模板

眼图模板是显示在Cadence SigWave波形显示器中眼图模式下的图案，用于辅助确认信号眼图的质量。

图 3：眼图模式下的眼图模板

在本环节中，我们可以依据信号阈值电压、建立和保持时间等参数预先创建信号的眼图模板，供信号分析时使用。关于如何创建和编辑信号的眼图模板，笔者将另文介绍，本文不再详述。

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2.1.9 预先创建自定义测量

在SigXP中，Cadence提供了众多的默认测量，包括信号飞行时间、解决时间、传输延迟、单调性、最大

过冲电压、最小下冲电压、眼图眼睛高度、眼图眼睛宽度等等。但对于一些更复杂更细节的测量要求，就需要通过自定义测量来实现了，例如过冲面积、下冲面积、变化沿斜率、建立时间、保持时间等等。

自定义测量是Cadence为SigXP提供的一个接口，让用户可以通过对话框形式或文本形式在一定的语法格式下编辑所需的自动测量，然后可以在SigXP调用并将测量所得值显示在结果中。关于如何创建和编辑自定义测量，笔者将另文介绍，本文不再详述。

2.2 仿真前的规划

由于前仿真的主要目的就是在众多的待定参数中找到适宜的解决方案，所以常常不得不采用耗时耗力的假

设分析和参数扫描的方式执行，这也就意味着，不确定的因素越多，所需执行的扫描仿真次数也就越多，执行仿真所需的时间也就越长。因此在执行仿真前，我们常常需要通过通过各种方式去减少不确定的因素，或是缩小不确定的范围。这基本上就是在仿真前的规划这一环节所需要完成的事情。

在本环节，我们常常可以通过芯片手册、用户指南和信号规范，以及所设计系统的具体情况，乃至自己和例如本案例中，假定并没有JEDEC给出的设计规范，我们还未知道地址、命令、控制和时钟信号需要走Fly-by他人的经验，去对一些待定因素做出一些取舍。

拓扑，那我们就有可能需要仿真平衡T型拓扑时信号的情况，这可能会带来两倍的仿真时间。

图 4：地址、命令和控制信号传输线拓扑

又例如按照板子的尺寸情况，我们确认了要完成布线至少需要6层板，而传输线密度又决定了传输线宽度不能大于5mil，板厂生产工艺方面又限制了线宽不能小于4mil，再依据板厚和可能的叠层方案我们可以知道内层传输线的阻抗范围只能在50～75ohm之间，这样我们仿真时就不需要再扫描此范围之外的阻抗。

再例如依据布局和布线空间，当采用Fly-by拓扑时，寄存器到第一个内存芯片的传输线长度的范围，每两个内存芯片的传输线长度的范围也可以大致确定，芯片的尺寸决定了传输线不能太短，布线空间决定了传输线不能太长。

以上种种，只是列举了少量我们为缩小扫描仿真的范围和次数所作的努力，实际设计中，还可以有更多因素可以通过非仿真手段进行确认，这里不再一一详述。

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2.3 关键器件预布局

关键器件的预布局这一环节，可以认为是在执行前仿真以前，根据之前初步的规划以及其他已确定的要求，

对关键的元器件和接插件进行初略或精确的定位布局的过程。对于结构上已经固定的器件，特别是接插件，布局需要根据MCAD工具提供的结构文件（例如DXF）精确地定位，而对于热分析或信号完整性预估所核定的器件位置，一般只是粗略地定位。

本环节在前仿真之前并不是必须的，对系统和相关信号有一定理解，并对仿真有一定经验的工程师可以直在本案例中，为了虚拟前仿真阶段的环境，我们把之前下载到的PC3-RDIMM_V072_RC_B0_20090713.zip接通过手动的方式在SigXP中创建拓扑进行仿真。

解压得到的PC3-RDIMM_V072_RC_B0_20080123.brd文件在Allegro中打开，并删除所有铜皮、铜线和过孔，另存为Pre_simu.brd备用。

图 5：RDIMM的布局示意图

2.4 模型加载和仿真配置

在本章节中，将会依次介绍如何在Allegro PCB SI界面下进行模型加载和仿真配置，并提取网络拓扑进入■ 模型的转化

■ 使用SI Design Setup配置 ■ 选择需要配置的信号线 ■ 设置仿真库 ■ 设置电源和地网络 ■ 设置叠层 ■ 设置元器件类别

■ 为元器件分配和创建模型 ■ 设置差分对 ■ 设置仿真参数 ■ SI Design Audit相关 ■ 提取拓扑

■ 在SigXP中设置仿真库和仿真参数 ■ 在SigXP中绘制拓扑

到SigXP界面；以及如何在SigXP界面下手动创建拓扑。

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2.4.1 模型的转化

信号完整性仿真大多针对由芯片IO、传输线以及可能存在的接插件和分立元件所构成的信号网络系统，为

了实现精确的仿真，仿真模型的精确性是首先需要保证的。一般情况下，Allegro PCB SI会执行传输线和分立元件的建模，而芯片IO和连接器的模型通常会由原厂提供。

当前业内常见的芯片IO模型有两种格式，IBIS模型和HSPICE模型；常见的连接器模型也是两种，SPICE (HSPICE)模型和S参数模型。Allegro PCB SI支持包括上述四种模型在内业界流行的仿真模型，但一般都需要转化为Cadence自己的DML(Device Modeling Library)后才能使用。

Allegro PCB SI在仿真时需要将仿真模型都转变成DML模型格式这一做法，区别于大多数EDA软件，这种做法可以说是有利有弊。弊，很明显，就是多一个额外的步骤，虽然这一步骤非常简便；利，则是有利于仿真库的管理，做到仿真库和原始模型文件的隔离，并且在文件格式转换的同时也执行了模型的校验。在大多数情况下，外部模型格式到Cadence DML模型格式的转换还是非常方便的，只需要用Cadence SPB系列工具包中的Model Integrity软件打开模型文件，然后点击转换到DML即可。

在本案例中，我们之前已经从Micron下载到寄存器和内存芯片的IBIS模型，可以有两种方法处理： 其一，在Model Integrity界面下或Allegro PCB SI界面下将IBIS模型转换成DML格式，供之后的仿真调用； 其二，从Cadence SPB 16.5版本开始，Allegro PCB SI名义上也直接支持IBIS模型，所以可以保留现有的

两个IBIS文件不做转换，然后在之后的仿真中直接调用。之所以说是“名义上”，因为事实上Allegro PCB SI还是执行了转换，只是这个转换的过程在分配模型的同时一起执行了，没有摆在明面上。

我们先来看看如何使用Model Integrity转换IBIS模型。

1. 在开始菜单找到 Model Integrity快捷方式，或者在目录íSROOT%\\tools\\pcb\\bin（其

中，íSROOT%是Cadence SPB的安装目录，例如D:\\Cadence\\SPB_16.5）下找到

modelintegrity.exe执行文件，点击即打开Model Integrity窗口。

图 6：Model Integrity界面

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2. 点击File->Open打开寄存器的IBIS模型文件EA32882_1p6.ibs； 3. 右键点击浏览栏中的EA32882_1p6，选择IBIS to DML；

图 7：使用Model Integrity将IBIS文件转换至DML格式

4. 转换得到的同名DML模型会显示在Model Integrity窗口中，同名文件也出现在IBIS文件同一目录下。 5. 重复上述步骤将内存芯片的IBIS模型v79d.ibs也转换成DML格式。

不经转换直接调用IBIS的方式将在下面章节中介绍。

2.4.2 使用SI Design Setup配置

无论使用哪一种仿真软件，在执行仿真以前，一般都需要对电路板进行一定的配置，配置仿真的环境、模在Allegro PCB SI 16.5版本中，引入了新的SI Design Setup命令，能够更有效地引导用户进行仿真配置。

型的分配和参数的设定等等，目的是使仿真能够按照我们所要求的进行下去。

对于16.3及以前的版本，也存在类似的命令，如Database Setup Advisor。SI Design Setup和Database Setup Advisor这些命令本身并不是直接的配置命令，它只是一个向导，引导用户一步一步地执行配置，并在每一步上给出相关配置命令的接口。所以事实上，熟练的工程师也可以不通过这些向导直接调用相关命令对电路板进行配置，效果是一样的。

Allegro PCB SI 16.5版本中的SI Design Setup命令会依次执行以下几个步骤，我们将会在随后的章节中介■ 选择需要配置的信号线 ■ 设置仿真库 ■ 设置电源和地网络

绍这些步骤的具体执行过程。

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