数字频率计 设计报告书

一、设计要求

设计一个4位十进制数字式频率计，最大测量范围为10MHz。量程分10kHz、100kHz、1MHz和10MHz四档(最大读数分别为9．999kHz、99．99kHz、999.9kHz、9999.kHz).

量程自动转换规则如下：

(1) 当读数大于9999时，频率计处于超量程状态，此时显示器发出溢出指示，下一次测量

时，量程自动增大一档，小数点位置随量程变更自动移位。 (2) 可用手动方式使量程在每次测量开始时处于最低档。

显示方式如下：

(3) 采用记忆显示方式，即计数过程中不显示数据，待计数过程结束以后，显示计数结果，

将此显示结果保持到下一次计数结束。显示时间应不小于1s。

(4) 送入信号应是符合CMOS电路要求的脉冲波，对于小信号模拟信号应有放大整形电路。

二、方案设计

<1>整体思路

所谓频率就是周期性信号在单位时间 (1s)内变化的次数。若在一定时间间隔 T内测得周期性信号的重复变化次数为 N ,则频率可表示为 f =N /T (Hz)。被测信号fx经放大整形电路变成计数电路所要求的脉冲信号,其频率与被测信号fx的频率相同。基准电路提供标准时间基准信号clk,其高电平持续时间 t 1 = 1 s,当 1 s信号来到时 ,闸门电路开通 ,被测脉冲信号通过闸门电路,成为计数电路的计数脉冲 CP,计数电路开始计数,直到 ls信号结

束时闸门电路关闭 ,停止计数。若在闸门时间 1 s内计数电路计得的脉冲个数为 N ,则被测信号频率 f =NHz。控制电路的作用有两个:一是产生锁存脉冲 CLK,使显示电路上的数字稳定;二是产生清“0”脉冲,使计数电路每次测量从零开始计数。

<2>时钟信号的选择

设计电路中时钟信号采用12M有源晶振产生，下面是12M有源晶振引脚图：

<3>整形电路的选择

整形电路中可以用运算放大器LM311组成电压选择器实现，以下是关于此芯片的资料：

引脚功能：

GROUND/GND 接地

INPUT + 正向输入端 INPUT - 反向输入端

OUTPUT 输出端 BALANCE 平衡

BALANCE/STROBE 平衡/选通

V+ 电源正 V- 电源负 NC 空脚

LM311引脚图

由于LM311过于复杂且此次设计要求精度不高，整形电路可以改为如下电路：

R1待测信号 1.0k输 出 D1BAS81D2BAS81

这样产生稳定3.3V为幅值的信号送入EPM570中，对芯片起到保护作用。

<3>设计所用核心芯片资料及其原理

所用核心芯片为CPLD器件EPM570T100C5。基本设计方法是借助集成开发软件平台quartus II 6.0，用原理图、硬件描述语言（Verilog HDL）等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。

EPM570引脚图：