1.4'b1001<<2=（ 6'b100100），4'b1001>>2=（ 4'b0010 ）。
2、完整的条件语句将产生（ 组合逻辑电路 ）电路，不完整的条件语句将产生（ 时序逻辑电路 ）电路。
3、 用EDA技术进行电子系统设计的目标是最终完成（专用集成电路ASIC）的设计。 4、可编程器件分为（现场可编程列阵FPGA）和（复杂可编程逻辑器件 PLD） 5、系统函数和任务函数的首字符标志为（$），预编译指令首字符标志为（#）。 6、一个基本的Verilog-HDL程序由（Verilog-HDL ）模块构成。 7、EDA技术在应用设计领域主要包含哪四个方面的内容（HDL）、（PLD ）、（ EDA工具软件）、（EDA开发系统 ） 8、EDA技术的基本特征主要有哪5个方面：（自顶向下的设计方法 ）、（采用硬件描述语言）、（高层综合和优化 ）.（并行工程）、（开放性和标准化） 9、当前最流行的并成为IEEE标准的硬件描语言是（ VHDI ）和（ Verilog-HDL） 10、一个完整的Verilog-HDL设计模块包括：（ 模块关键字和模块名 ）、（ 端口列表 ）、（端口定义 ）、（ 功能描述 ）这4部分。
11Verilog-HDL模块的I/O端口声明用来声明模块端口定义中各端口数据流动方向，包括（输入端口）、（ 输出端口 ）、和（双向端口 ）
12、Verilog-HDL语言的三种常用的模型描述方法为（行为描述 ）、（ 数据描述）和（结构描述 ）
13、Verilog-HDL的数值集合由哪四种基本的值组成（ 0）、（1 ）、 x）、( z ） 14、10'hxf=（ 10'xxxxxx1111 ） 10'hzf=（ 10'zzzzzz1111 ） 15、若a=5'b10x01,b=5'b10x01,则a= =b的结果为（ X ）、a= = =b的结果为（ 1 ） 16、Wire[15:0] wire-b表示连线宽度为（16 ）位，其最高位为（15），最低位为（0）。 17、若A=5'b11011,B=5'b10101,则有&A=(0）|B=（1） ~A=（5'b00100）A&B(5'b10001) 18、若A=8'b1000_0100则A<<3的结果为（11'b10000100000）A>>3的结果为（8'b00010000） 19、对于Verilog-HDL语言中的关键字，在建模时都必须（小）写。 20、if(a) out1<=int1; else out1<=int2;当a= （1）执行out1<=int1 ；当a=（0） 执行out1<=int2 二、选择题：
21、在verilog语言中整型数据与（ C ）位寄存器数据在实际意义上是相同的。 A、 8 B、16 C、32 D、 64
22、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（ C ） 。
A．FPGA全称为复杂可编程逻辑器件；
B．FPGA是基于乘积项结构的可编程逻辑器件；
C．基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D．在Altera公司生产的器件中，MAX7000系列属FPGA结构。
23. 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化（ B ）。 ①流水线设计②资源共享③逻辑优化④串行化 ⑤寄存器配平⑥关键 路径法
A．①③⑤ B．②③④ C．②⑤⑥ D．①④⑥ 24、下列标识符中，（ A）是不合法的标识符。 A、9moon B、State0 C、Not_Ack_0 D、signall
25、下列语句中，不属于并行语句的是：（D ）
A、过程语句B、assign语句 C、元件例化语句D、case语句 26、在verilog中，下列语句哪个不是分支语句？（ D ） A.if-else B、case C、casez D、 repeat 27、下列标示符哪些是合法的（ B ）
A、$time B、_date C、8sum D、mux#
28、如果线网类型变量说明后未赋值，起缺省值是（ D ） A、x B、1 C、0 D、z
29、现网中的值被解释为无符号数。在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是（A ）
A、4'b1101 B、4'b0011 C、4'bxx11 D、4'bzz11 30、reg[7:0] mema[255:0]正确的赋值是（ A ）
A、mema[5]=3'd0,B、8' d0; C、1' b1; D、mema[5][3:0]=4' d1 31、\选出正确的运算结果（ B ） A、a&b=0 B、a&&b=1 C、b&a=x D、b&&a=x
32、时间尺度定义为timescale 10ns/100ps，选择正确答案（ C ） A、时间精度10ns B、时间单位100ps C、时间精度100ps D、时间精度不确定
33、若a=9,执行$display(\正确显示为（ B ） A、current value=1001,a=09 B、current vale=1001,a=9
C、1001,9 D、current vale=00...001001,a=9 34、aways begin #5 clk=0；#10 clk=~clk;end产生的波形（ A ） A、占空比1/3 B、clk=1 C、clk=0 D、周期为10
35、在Verilog中定义了宏名 `define sum a+b+c 下面宏名引用正确的是（ C ） A、out='sum+d; B、out=sum+d; C、out=`sum+d; D、都正确 37、已知 \那么{a,b}＝（ A ）CDADC CBADD A、 4b'0011 B、3b'001 C、4b'1001 D、3b'101
39、请根据以下两条语句的执行：reg [7:0] A; A=2'hFF;最后变量A中的值是（ A ） A 、8'b0000_0011 B、 8'h03 C、 8'b1111_1111 D 、8'b11111111 40、在verilog语言中，a=4b'1011，那么 &a=（D ） A、4b'1011 B、4b'1111 C、1b'1 D、1b'0 41简要说明仿真时阻塞赋值与非阻塞赋值的区别
① 非阻塞赋值方式(b<=a) 2.b的值被赋成新值a的操作，并不是立刻完成的，而是在块结束时才完成的；硬件有对应的电路。 3.阻塞赋值方式（b=a） 4.b的值立刻被赋成新值a；完成该赋值语句后才能执行下一语句的操作，硬件没有对应的电路，因而综合结果未知。 5.阻塞语句是在该语句结束是立即完成赋值语句操作，非阻塞赋值是在整个过程块结束时才完成赋值操作。 42、EDA技术的主要特征有哪些？ （自顶向下的设计方法 ）、（采用硬件描述语言 ）、（高层综合和优化 ）（并行工程）.、（ 开放性和标准化 ）
43、always语句和initial语句的关键区别是什么？能否相互嵌套？ Always是循环语句，initial只是执行一次，它们不能镶嵌。 45、简述基于数字系统设计流程包括哪些步骤?
(1)设计输入，将设计的结构和功能通过原理图或硬件描述语言进行设计或编程，进行语法或逻辑检查，通过表示输入完成，否则反复检查到无任何错误。 (2)逻辑综合，将高层的
设计描述自动化转化为较低层次描述过程，包括行为综合，逻辑综合和版图综合或结构综合，最后生成逻辑网表的过程。
(3)布局布线，将综合生成的电路网表映射到具体的目标器件中，并产生最终可下载文件的过程。 （4）仿真，就是按照逻辑功能的算法和仿真库对设计进行模拟，以验证并排除错误的过程，包括功能仿真和时序仿真。
（5）编程配置，将适配后生成的编程文件装入到PLD器件的过程，根据不同器件实现编程或配置。
46、采用结构描述方法设计一个二进制数字半加器，输入数据ai与bi， 并将和输出到so，进位输出到co，给出详细设计过程。 输入 输入 输出 输出 a1 b1 s0 c0 0 0 0 0 0 1 1 0 1 0 1 1 1 1 0 1
so=a1b1'+a1'b1 co=a1b1
module half_adder(a1,b1,s0,c0); input a1,b1; outputs0,c0; xor(s0,a1,b1); and(c0,a1,bl); Endmodule 一选择题
1在Verilog中，下列语句那个不是分支语句（ d）