集成电路课程设计

3） 面积

**************************************** Report : area Design : rom_sin

Version: D-2010.03-SP2

Date : Fri Jun 28 15:25:16 2013

****************************************

Library(s) Used:

typical (File: /apps/library/SMIC018Digital/synopsys/typical.db)

Number of ports: 21 Number of nets: 370 Number of cells: 358 Number of references: 26

Combinational area: 7341.364857 Noncombinational area: 628.689606

Net Interconnect area: undefined (No wire load specified)

Total cell area: 7970.054462 Total area: undefined

***** End Of Report ***** 4） 以下是综合后的截图

图2.5 综合后的门级网表

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集成电路课程设计

图2.6综合后的门级网表

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集成电路课程设计

第三章 心得与体会

感觉对于我来说，每次课程设计都是一次学习的机会。因为每次都会遇到一

些自己从来没有遇到的问题。可能是由于自己做的东西比较少的缘故吧，碰到的各种反常的情况很有限，导致了自己解决问题的能力也有限。总的来说这次课设还是很有意义的，至少我又碰到一个案例，相信在以后的实践过程中我就会避免再出现这样的问题，这样就可能会更早地实现我想要的结果。

这次课设让我又一次加深了对verilog语言的理解，并且在由verilog这种纯

软件的东西变成硬件的东西的过程中又对软硬件的工作过程有更深层次的理解。而且我还做了之前verilog课程设计没有接触过的一个流程——那就是综合。当我看到自己写的程序编程一个个逻辑门的连接的时候，感觉自己离集成电路又近一步了。

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集成电路课程设计

参考文献

【1】齐怀龙，杨力生 FPGA《实现任意波形发生器》 万方数据库 文章编号1008-1739（2010）3、4-92-3

【2】余鸿洲 哈尔滨理工大学 硕士学位论文 《基于DDS技术的函数波形发生器设计》 万方数据库

【3】栾佳明，张秀娟 山东科技大学 《基于FPGA的可调信号发生器》号1674-6236（2010）05-0095-03

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文章编 集成电路课程设计

附录 源程序

在这里给出了主模块和sin函数查找表两个模块，由于它们实现了课设要求的功能，而且另外几个波形的rom查找表与sin查找表类似，就是改了一下采样点的数据,在此由于篇幅限制,就不贴上了。

附录1:主模块

module DDS( clk, rst, data, choose_wave, we, data_out ); input clk; input rst;

input [1:0]choose_wave;

input we;//load frequency contrl word input [8:0] data;//frequency

output[8:0] data_out;//wave out

//rom address reg [8:0] ADD_A; reg [8:0] ADD_B;

reg sin_ena;

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