附加实验 多路选择器

一、实验目的

1．熟练掌握多路选择器的设计方法； 2．用VHDL语言中不同的语句来描述。

二、实验原理

四选一多路选择器的原理如下图及下表，由Sl， S0来选择

d0 ，dl ，d2 ，d3的信号，并使其能在Q上输出。

S1 0 0 1 1 X S0 0 1 0 1 X

Q d 0 d 1 d 2 d 3 0 三、实验内容

1、用VHDL语言的不同语句分别描述任务选择器，并通过编

译仿真比较不同语句描述的区别。 2、通过仿真下载并通过硬件验证实验结果。

四、实验报告要求

l、写出几种不同的VHDL源程序； 2、画出电路的时序仿真波形； 3、分析不同VHDL语句的优劣； 4、写出设计心得体会。

五、思考题：

1、如何设计一个3选1的选择器？

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附加实验JK触发器的设计

一、实验目的

1、掌握JK触发器的原理；

2、掌握JK触发器的VHDL描述;

3、掌握VHDL中信号的特性与使用方法。

二、实验内容

1、完成JK触发器的VHDL设计；

2、正确设置仿真激励信号，全面检测设计逻辑； 3、综合下载，进行硬件电路测试。

三、实验原理

JK触发器是基本的时序电路。在这次实验中要注意时钟信号的设置与判断，要求设计上升沿触发的JK触发器。

具体设计程序由学生自己完成。

四、实验步骤

1、了解JK触发器的工作原理。

2、用VHDL文本方式设计一个时钟上升沿触发的D触发器。 4、进行JK触发器的设计仿真（记录仿真波形）。 5、进行JK触发器的设计下载与测试。

五、思考题

1、时钟边沿判断的方法有哪些？

2、由D触发器元件可以构造出具有什么功能的电路？

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