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MOS C-V技术应用3.1

陈永珍 2003.1

前言 — MOS晶体管参数除了决定于结构尺寸(如W，L，tox)，栅材料（Al，p+Poly-Si，n+Poly-Si）和Si材料（N，τg，μ，晶向及晶体完整性）外，还与MOS器件的核心结构—绝缘栅-氧化物（Si-SiO2）结构特性密切相关。本文首先介绍Si-SiO2结构特性与MOS晶体管和集成电路性能参数之间的关系。阐明在集成电路生产过程中MOS C-V技术应用的重要性。举例说明C-V技术在在线监控，工艺质量评定，产品电路片参数异常分析及集成电路可靠性研究中的应用。

一 Si-SiO2结构特性对MOS晶体管参数的影响。

1 MOS晶体管和MOS电容结构比较

MOS晶体管的栅结构与MOS电容结构完全相同，正好说明这里介绍的C-V技术是MOS器件或集成电路参数与可靠性的直接测试分析方法。

Vg M p+ SiO2 SiO2

n-Si n-Si M Vg Cox Csc

MOS晶体管 MOS电容MOS电容等效电

图1-1 MOS结构的晶体管和电容

2 Si-SiO2结构中的电荷特性及其对MOS晶体管参数的影响

Si -SiO2结构中,存在与电荷相关的四个参数,即：N m ，Qf， Dit和 Not 如图1-2所示.它们的共同性 是带电或可以充放电，因而对MOS晶体管的阈值电压VT及其稳定性有直接影响。下面介绍它们各自的性质和对MOST参数的影响。 Na+ Na+ Na+ +Na ：Nm +Na SiO +Na ：Not

：Qf

Si ：Dit(E)

图1-2 Si -SiO2结构中四种电荷示意图

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1） SiO2中的可动离子密度N m

通常指SiO2中的Na+（及K+）含量。由材料，试剂及工艺过程沾污引起。它们带正电。沾污不严重时，分布在SiO2膜的外表面，对MOS晶体管的VT影响不大。在高温下（Na+在1200C以上，K+在2000C以上）这些离子被激活，可随外加电压漂移，使VT随之漂移造成电路工作不稳定，甚至失效。所以要严加控制，并严格在线监控测试。此外SiO2中的氢离子不仅可以成为质子陷阱，也可在SiO2中移动，特别是在硼硅玻璃中，室温下就可漂移。掺氯氧化，磷处理可以减少纳沾污或降低其可动性。 2） SiO2中的固定正电荷电荷密度Qf

固定正电荷是Si/SiO2界面附近SiO2中过剩Si引起的电荷。Qf与氧化条件，退火条件及晶向有关。它使VTN减小，VTP绝对值增加。氢气氛下的合金过程可以降低Qf

3） 陷阱密度Dit

它是Si/SiO2界面处带隙中单位面积单位能量的能态数目。与氧化条件，退火条件及晶向有关，与硅表面缺陷，杂质含量有关。也与离子注入，溅射及等离子刻蚀等辐射损伤有关。这些能态可与硅交换电荷，并具有不同时间常数（在带隙中央最长（2sec）,向带边指数下降）；或成为产生-复合中心，或成为陷阱。它是否填充电子与它相对费米能EF的位置有关。在电子能带图中，在EF以下的界面陷阱填充电子, 而在EF上的则腾空电子。即界面陷阱电荷将随表面势即栅压变化，使MOS C-V曲线畸变。界面陷阱电荷对MOS电容的平带电压和MOS晶体管的阈值电压将产生不同的影响，见图2和图3：界面陷阱电荷使n-Si MOS电容的VFB向正压漂移，而使VTP向负压漂移，VTP绝对值增加。同样分析可得知界面陷阱电荷将使p-Si MOS电容的VFB向负压漂移，而使VTN向正压漂移。即VTP和VTN的绝对值都增加。注意：可动离子电荷，固定氧化物电荷及氧化物陷阱电荷这三种电荷不同于这种情况，因为它们的荷电与表面势无关。当它们的有效净电荷为正时，使|VTP|增加，VTN降低，即都向负压漂移；而有效净电荷为负时，则使VTP，VTN都向正压漂移，即|VTP|降低，VTN增加。

图1-3 n-Si（pMOST）

平带时界面陷阱填充电荷

更负，使 示意图。 Qit VFB

向正压漂移

Dit(E)

图1-4 n-Si（ pMOST）

强反型时界面陷阱填充

电荷示意图。Qit更正，

使VTP向负压漂移，即

|VTP|增加 Dit(E)

Ec Ec EF

Ei

Ev

Ec EF Ei Ev

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3

除了对VT影响外，界面陷阱加剧了MOS晶体管gm-Vg特性的非线性性；影响晶体管的频率特性（限制高频性能）；降低DRAM刷新时间。虽然目前MOS电路的工艺流程已能充分降低Dit(E)，使之尽可能减少它对MOS电路参数的影响。但当为了MOS电路的可靠性，制造过程中不得不停止使用氢，氯和水汽（即用纯干氧氧化，无氢合金）时，Dit(E)对电路参数的影响便不可避免

4) 氧化物陷阱密度Not

氧化物陷阱是SiO2禁带中的一些束缚态。由SiO2缺陷引起或加在SiO2上的应力所至。也与离子注入，溅射，等离子刻蚀等辐射损伤有关。它们可以是中性，也可以俘获电子（电子陷阱）或俘获空穴（空穴陷阱）。MOS晶体管在高场（栅电流密度高）工作时，由于陷阱的充放电及陷阱的产生会引起VT变化，使电路失效；而且由于陷阱的不均匀性，长时间陷阱充电后在SiO2中形成局部高场，导致SiO2击穿。它已成为短沟超薄栅MOS电路失效的主要原因。

3 SiO2的击穿特性

SiO2的V-I特性和击穿电压（或击穿电场）与氧化硅缺陷密切相关。并与应力及其时间有关。可通过击穿直方图（或击穿MAP）来研究。对于较薄（如100?以下）的栅氧化物可以达到无缺陷的本征击穿，击穿电场可达10MV/cm。但由于薄栅MOS器件工作在高场，栅电流密度很高（隧道电流或雪崩电流），长期工作使SiO2陷阱充电，或产生陷阱使之充电，引起SiO2局部高场，导致SiO2击穿。可用TDDB法研究或直接测试QBD。这种击穿决定了短沟器件工作寿命，引起了广泛关注。

4 Si表面复合速度S和表面空间电荷区少子产生寿命τg

在MOS结构中，Si表面空间电荷区少子产生寿命τg和表面复合速度S也是重要的特征参数。它们的大小与硅材料，杂质沾污，氧化条件，退火及提取相关。对集成电路的频率特性，MOS CCD器件的转移效率及DRAM电路的刷新时间有显著影响。

5 SiO2厚度及Si表面掺杂剖面

对于栅氧化，其厚度tox由MOS IC集成度，MOS器件的VT，gm等参数所设定。在栅氧化工艺之后，采用光学法能准确测定tox。但在制成MOS电容后，最方便直接的方法是测试MOS电容的积累电容值求得tox。

MOST沟道区掺杂剖面也决定于MOS IC集成度，MOS器件的VT，gm等参数。这个掺杂剖面不仅由硅材料电阻率，阱注入，普注及Vt调制注入等确定，而且还与工艺流程中高温过程的杂质再扩散，多晶硅掺杂穿透等有关。因此在MOS电路制成后，能准确测试沟道区最终掺杂剖面是很重要的。采用MOS C-V技术很容易实现沟道区最终掺杂剖面的测试。

二MOS电容的C-V特性

为了更好理解C-V技术的应用，现简要介绍理想情况下的MOS C-V特性。 MOS电容C 可以表示为：

111

= + (1) CCoxCsc

其中氧化层电容

(2)

由氧化层厚度tox确定，与偏压V无关。式中ε0为真空电容率，εox为氧化物介电常数。而半导体空间电荷电容dQsc / dΨs =Csc（Ψs）是 Si表面势Ψs=Vg-Vox的函数。因而MOS电容C是栅压的函数。在低频测试信号下，要计入少子对电容的贡献。理论上可以计算出MOS电容的高低频C-V曲线，如图2-1。

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