1、（10分）某半导体存储器容量7k×8位，其中ROM区为4k×8位，用4k×8的ROM芯片组

成；RAM区为3k×8位，用2k×4的SRAM芯片和1k×4的SRAM芯片组成，ROM区地址从0开始，SRAM区地址随后，地址总线A15～A0，数据总线D7～D0、R/W控制读、写、访存控制信号为MREQ。要求：

（1）分别分析4K、2K、1K存储区域的地址范围； （4分） （2）写出地址译码方案； （2分）

（3）设计并画出该存储器逻辑图。 （4分）

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2.（10分） 一个全相联Cache有6块．每块有8个字，主存容量为2个字，Cache开始为空， Cache存取时间为40ns，主存与Cache间传送8个字需1μs。

(1) 标记包括标有效标记和字有效标记，问块表容量为多大？

(2) 一程序首先访问主存单元20，21，…，45。然后重复访问主存单元18，1 9，…，45四次。假如Cache没有命中时，将主存对应块一次全部读入Cache中。计算Cache的命中率。（地址为十进制）

(3) 计算上述程序总的存取时间。 3．（10分）某计算机采用段页式虚拟存储器。已知虚拟地址有32位，按字编址每个段最多可以有1K页，每页1 6K字，主存容量64M字。

(1)求虚拟存储器容量。（2分）

(2)写出逻辑地址和物理地址的格式。（4分） (3)求段表和页表长度。（4分）

4. （12分） 若某台计算机的指令系统中共有50条指令；

(1)若采用固定长度编码方式，其操作码的编码长度需要多少位? （4分）

(2)设该指令系统中有10条指令的使用概率为90％，其余为10％，若采用不等长编码方式，其操作码的平均长度为多少? （4分）

(3)若原指令系统采用固定长度编码后继产品中需增加50条指令，试设计其指令操作码，并计算其平均长度。 （4分） 5．（10分）假定指令格式如下：

15 12 11 10 9 8 7 0 OP × I × D/I A 其中： D／I为直接／间接寻址标志，D／I＝0表示直接寻址，D／I＝1表示间接寻址。 Bit10＝1：变址寄存器I寻址；

设有关寄存器的内容为 (I)=063215Q 试计算下列指令的有效地址。 （Q表示八进制） (1) 152301Q (2) 140011Q

6、（10分）某计算机的CPU内部为双总线结构，所有数据传送都通过ALU，ALU具有下列功

能： F=1 ；F=B ； F=A＋1 ；F=B＋1； F=A－1 ； F=B－1，CPU如图。

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写出转移指令(JSR)的取指和执行的微操作序列。JSR指令占两个字，第一个字是操作码，第二个字为转移地址。图中Y为暂存器，PC为程序计数器，MAR和MDR分别为存储器地址与数据寄存器，IR为指令寄存器。

7. （共12分） 已知某运算器的基本结构如图所示，它具有＋(加)、－(减)、和Ｍ(传送)三种操作。

(1) 写出图中1～12表示的运算器操作的微命令；（5分） (2) 设计适合此运算器的微指令格式；（5分）

(3) 指令DDA的功能是计算R1、R2和R3三个寄存器的和，若进位C＝0，则R1＋R2→R2；若进位C＝1，则R1＋R2＋R3→R2，画出指令DDA的微程序流程图，并列出微操作序列（取指令流程不写，取指令微指令安排在0号单元中）；（5分）

（4）设下址地址为5位，将微程序流程图安排在1～3号单元里；（5分）

BUS 1 ALU 2 3 锁存器Ａ 锁存器B 4 5 7 6 8 9 R1 R2 R3 10 11 12

8. （10分） 有一四段线性流水线,每功能段延时时间分别是： △t1=△t3=△t4=△t, △t2=3△t。 (1)试画出连续处理4个数据的处理过程时空图，并求出流水线的实际吞吐率和效率。

(2)说明消除瓶颈段的两种方法。采取两种方法改造流水线，分别画出改造后的流水线和连续处理4个数据的时空图，并求出流水线的实际吞吐率和效率。

9、（10分）某计算机的外部设备具有三级中断功能，中断响应次序基本上由硬件排队电路决定，

但可利用各个外部设备控制器的中断屏蔽控制位来封锁本设备的中断请求信号。设所有中断处理程序的执行时间相同，均为T，在5T时间内共发生5次中断请求信号，如图所示。

0 1T 2T 3T 4T 5T

① ② ③ ② ①

其中①表示1级中断设备发出的中断请求信号，其余类推。①的级别最高，②次之，③最低。 （1）请图示在没设置屏蔽码的情况下各个中断处理程序占用的时间段及中断程序完成的次序。（5分）

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（2）软件进行干预，当执行中断处理程序③时，屏蔽二级中断，请图示各个中断处理程序占用的时间段及中断程序完成的次序。（5分）

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