C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。

63. 在VHDL的CASE语句中，条件句中的“=>”不是操作符号，它只相当于 作用。 A.IF B.THEN C.AND D.OR

64. 下面哪一条命令是MAXPLUSII软件中引脚锁定的命令 。

A． file—>set project to current file B．node—>enter node from SNF C． assign—>pin/location chip D． file—>create default symbol]

65. 下列关于信号的说法不正确的是 。 A . 信号相当于器件内部的一个数据暂存节点。

B. 信号的端口模式不必定义，它的数据既可以流进，也可以流出。

C. 在同一进程中，对一个信号多次赋值，其结果只有第一次赋值起作用。 D. 信号在整个结构体内的任何地方都能适用。

66. 下面哪一个可以用作VHDL中的合法的实体名 。 A. OR B. VARIABLE C. SIGNAL D.OUT1

67. VHDL文本编辑中编译时出现如下的报错信息

Error: Line1,File e:\\muxfile\\mux21.tdf: TDF syntax error?? 其错误原因是 。

A. 错将设计文件的后缀写成 .tdf 而非 .vhd 。

B. 错将设计文件存入了根目录，并将其设定成工程。 C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。

68. 下列关于变量的说法正确的是 。

A. 变量是一个局部量，它只能在进程和子程序中使用。 B. 变量的赋值不是立即发生的，它需要有一个δ延时。

C. 在进程的敏感信号表中，既可以使用信号，也可以使用变量。 D. 变量赋值的一般表达式为：目标变量名<= 表达式。

69. 下列关于CASE语句的说法不正确的是 。

A. 条件句中的选择值或标识符所代表的值必须在表达式的取值范围内。 B. CASE语句中必须要有WHEN OTHERS=>NULL；语句。

C. CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现D. CASE语句执行必须选中，且只能选中所列条件语句中的一条。

70. VHDL中,为目标变量赋值符号是 。 A. =: B. = C. <= D.:=

71. 在VHDL中,可以用语句 表示检测clock下降沿。 A. clock’ event B. clock’ event and clock=’1’

。C. clock=’0’ D. clock’ event and clock=’0’

72.在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部量， 事先声明。

A. 必须 B. 不必 C. 其类型要 D.其属性要

73. 在VHDL中，语句”FOR I IN 0 TO 7 LOOP ”定义循环次数为 次。 A.8 B.7 C.0 D.1

74. 在VHDL中，PROCESS结构内部是由 语句组成的。 A.顺序 B. 顺序和并行 C. 并行 D.任何

75. 执行MAX+PLUSII的 命令，可以对设计的电路进行仿真。

A.Creat Default Symbol B.Compiler C.Simulator D.Programmer

76. 在VHDL中，PROCESS本身是 语句。 A. 顺序 B.顺序和并行 C.并行 D.任何

77. 下面哪一个是VHDL中的波形编辑文件的后缀名 。 A.gdf B. scf C. sys D. tdf

78. 在元件例化语句中，用 符号实现名称映射，将例化元件端口声明语句中的信号与PORT MAP（）中的信号名关联起来。

A. = B. := C. <= D.=>

79.在VHDL中，含WAIT语句的进程PROCESS的括弧中 再加敏感信号，否则则是非法的。

A. 可以 B.不能 C. 必须 D. 有时可以

80.在MAX+PLUSII集成环境下为图形文件产生一个元件符号的主要作用是 。 A. 综合 B. 编译 C. 仿真 D.被高层次电路设计调用

81.在MAX+PLUSII工具软件中，完成网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取和编程文件汇编等操作，并检查设计文件是否正确的过程称为 。 A. 编辑 B. 编译 C. 综合 D. 编程

82. VHDL文本编辑中编译时出现如下的报错信息

Error: VHDL Design File “mux21” must contain an entity of the same name 其错误原因是 。

A. 错将设计文件的后缀写成 .tdf 而非 .vhd 。 B. 错将设计文件存入了根目录，并将其设定成工程。 C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。

83. 执行下列语句后Q的值等于 。

??

SIGNAL E: STD_LOGIC_VECTOR (2 TO 5); SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2); ??

E<=(2=>’0’, 4=>’0’, OTHERS=>’1’);

Q<=(2=>E (2), 4=>E (3), 5=>’1’, 7=>E (5), OTHERS=>E (4)); ??

A.“11011011” B.“00110100” C.“11011001” D.“00101100”

84. 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中， 是错误的。

A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；

B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；

C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。

D. 综合是纯软件的转换过程，与器件硬件结构无关；

85. 关于VHDL中的数字，请找出以下数字中数值最小的一个： A. 2#1111_1110# B. 8#276# C.10#170# D.16#E#E1

86. 以下对于进程PROCESS的说法，正确的是： 。 A. 进程之间可以通过变量进行通信

B. 进程内部由一组并行语句来描述进程功能 C. 进程语句本身是并行语句

D. 一个进程可以同时描述多个时钟信号的同步时序逻辑

87. 进程中的信号赋值语句，其信号更新是 。 A.按顺序完成； B.比变量更快完成； C.在进程的最后完成； D.以上都不对。

88．关于VHDL中的数字，请找出以下数字中最大的一个： 。 A．2#1111_1110# B．8#276# C．0#170# D．6#E#E1

89．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 。 A．器件外部特性； B．器件的内部功能； C．器件的综合约束；

E． 器件外部特性与内部功能。

90．下列标识符中， 是不合法的标识符。

A. State0 B. 9moon C. Not_Ack_0 D. signall

91．在VHDL中，IF语句中至少应有1个条件句，条件句必须由 表达式构成。 A. BIT B. STD_LOGIC C. BOOLEAN D. INTEGER

92. 在VHDL中 不能将信息带出对它定义的当前设计单元。 A. 信号 B. 常量 C. 数据 D. 变量

93.在VHDL中，为定义的信号赋初值，应该使用 符号。 A. =： B. = C. := D. <=

94.在VHDL中，一个设计实体可以拥有一个或多个 A. 设计实体 B. 结构体 C. 输入 D. 输出

95. 执行下列语句后Q的值等于 。 ??

SIGNAL E: STD_LOGIC_VECTOR (2 TO 5); SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2); ??

E<=(2=>’1’, 4=>’1’, OTHERS=>’0’);

Q<=(2=>E (2), 4=>E (3), 5=>’1’, 7=>E (5), OTHERS=>E (4)); ??

A.“11011011” B.“00110100” C. “11011001” D.“00101100”

96. 在VHDL的IEEE标准库中，预定义的标准逻辑位STD_LOGIC的数据类型中是用 表示的。

A．小写字母和数字 B.大写字母数字 C.大或小写字母和数字 D.全部是数字

97. 执行MAX+PLUSII的 命令，可以为设计电路建立一个元件符号。 A．create default symbol B.simulator C.compiler D.timing analyzer

98. 在VHDL中，条件信号赋值语句WHEN_ELSE属于 语句。 A． 并行和顺序 B. 顺序 C. 并行 D. 不存在的

99. 在VHDL的IEEE标准库中，预定义的标准逻辑数据STD_LOGIC有 种逻辑值。 A． 2 B. 3 C. 9 D.8

100.一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序成为 。

A． 设计输入 B. 设计输出 C. 设计实体 D.设计结构

二、填空题

(一) 在下面横线上填上合适的vhdl关键词，完成2选1多路选择器的设计。 library ieee;

use ieee.std_logic_1164.all; mux21 is port(sel:in std_logic; a,b:in std_logic; q: out std_logic ); end mux21;

bhv of mux21 is begin

q<=a when sel=’1’ else b; end bhv;

(二) 在下面横线上填上合适的语句，完成bcd-7段led显示译码器的设计。 library ieee ;

use ieee.std_logic_1164.all; entity bcd_7seg is

port( bcd_led : in std_logic_vector(3 downto 0); ledseg : out std_logic_vector(6 downto 0)); end bcd_7seg;

architecture behavior of bcd_7seg is begin

process(bcd_led)

if bcd_led=\ elsif bcd_led=\ elsif bcd_led=\ ; elsif bcd_led=\ elsif bcd_led=\ elsif bcd_led=\ elsif bcd_led=\ elsif bcd_led=\ elsif bcd_led=\ elsif bcd_led=\

else ledseg<= ; end if; end process; end behavior;

(三) 在下面横线上填上合适的语句，完成数据选择器的设计。 library ieee;