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在添加信号后的“Node Finder”对话框中单击“OK”按钮，此时返回到“Insert Node or Bus”对话框，单击“OK”按钮，返回到如图12所示的波形编辑窗口，此时在“Name”栏已经添加了信号。

图12 添加信号后的波形编辑器

在Quartus II的波形编辑器中编辑输入信号节点的波形，也就是指定输入节点的逻辑电平变化。编辑输入节点波形后的波形编辑器如图13所示。

图13 数字钟输入节点波形

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1.5.2 设计仿真

执行Quartus II中“Processing”菜单下的“Start Simulation”命令，便可以启动仿真器，当出现如图14所示的仿真信息“Simulator was successful”时，单击“确定”按钮，仿真结束。仿真结束后，软件直接弹出如图15所示的数字钟功能仿真波形。

图14 仿真信息

图15 数字钟的功能仿真波形

1.6 引脚锁定和编程下载

工程编译仿真都通过后，就可以将配置的数据下载到应用系统。下载之前首先要进行引脚锁定，保证锁定引脚与实际的应用系统相吻合。

1.6.1 引脚锁定

执行Quartus II 中“Assignment”菜单下的“Pin”命令，即进入到如图15所示的“Pin Planner”窗口。双击“Pin Planner”窗口的“Location”栏中某一行，在出现的下拉栏中选择器件对应端口信号名作为引脚号，以此类推，直到所有引脚被锁定。引脚锁定完毕后，保存文件。此时原理图如图16所示。

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图16 “Pin Planner”窗口

图16 引脚锁定后的数字钟原理图

引脚锁定后，必须再编译输入文件，这样才能将引脚锁定信息编译到编 程文件中。

1.6.2 编程下载

执行Quartus II 中“Tool”菜单下的“Programmer”命令，则编程器自动 打开如图17所示的编程下载窗口。选择编译后的sof/pof文件，单击编程下载窗口的“Start”按钮，软件自动将数据下载到FPGA/CPLD中，如图18所示，当“Progress”显示为100%时，下载结束。

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图17 编程下载窗口

图18 运行中的编程下载窗口

2 基于Quartus II的VHDL设计方法

在Quartus II 环境下，VHDL设计方法与原理图设计方法类似。这里不再复述。

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参考文献

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