实验四 含异步清零和同步时钟使能的4位加法计数器
1、实验目的：学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。
图1 含计数使能、异步复位4位加法计数器
2、实验原理：图1是一含计数使能、异步复位功能的4位加法计数器，下文中有其VHDL描述。由图1所示，图中间是4位锁存器；rst是异步清信号，高电平有效；clk是锁存信号；D[3..0]是4位数据输入端。当ENA为'1'时，将加1器的输出值加载于锁存器的数据端；当ENA为'0'时将\加载于锁存器。
3、实验内容1：在QuartusII上对代码进行编辑、综合、适配、仿真。说明例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT4B IS
PORT (CLK : IN STD_LOGIC; RST : IN STD_LOGIC; ENA : IN STD_LOGIC; OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT4B;
ARCHITECTURE behav OF CNT4B IS
SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN
P_REG: PROCESS(CLK, RST, ENA) BEGIN
IF RST = '1' THEN CQI <= \ ELSIF CLK'EVENT AND CLK = '1' THEN IF ENA = '1' THEN CQI <= CQI + 1; END IF; END IF;
OUTY <= CQI ;
图2 共阴数码管及其电路
END PROCESS P_REG ; --进位输出
COUT<=CQI(0) AND CQI(1) AND CQI(2) AND CQI(3);
END behav;
4、实验内容2：引脚锁定以及硬件下载测试。
器件 CycloneII系列 EP2C5T144C8
实验箱为模式5
各管脚锁定如下： 输入PORT RST CLK ENA
引脚号 8 9 24 实验箱部件按键（按键） 按键1 按键2 按键3 输出 PORT 引脚号 COUT 31 OUTY（0） 47 OUTY（1） 48 OUTY（2） 51 OUTY（3） 52 实验箱部件 D1（LED灯） D2数码管1 D3数码管1 D4数码管1 D5数码管1
5、实验内容3：对时钟CLK重新引脚锁定。时钟CLK接clock2（引脚号为90），通过短路帽选择1Hz信号。引脚锁定后进行编译、下载和硬件测试实验。
6、思考题1：是否可以不定义信号 CQI，而直接用输出端口信号完成加法运算，即 : OUTY <= OUTY + 1 ？
7、思考题2：用进程语句和IF语句实现进位信号的检出。
8、实验报告：实验项目原理、设计过程、编译仿真波形和分析结果，附加内容实验情况，以及它们的硬件测试实验结果写进实验报告。 补充思考：
如果想看到计数的次数该如何改程序？又如何锁管脚？