数字系统设计与verilog HDL课程设计

数字系统设计与verilog HDL课程设计

设计题目：实用多功能数字钟

专业：电子信息科学与技术 班级：0313410 学 号：031341025 姓名：杨存智

指导老师：黄双林

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摘要

本课程设计利用QuartusII软件Verilog VHDL语言的基本运用设计一个多功能数字钟，经分析采用模块化设计方法，分别是顶层模块、alarm、alarm_time、counter_time、clk50mto1、led、switch、bitel、adder、sound_ddd、sound_ddd_du模块，再进行试验设计和软件仿真调试，分别实现时分秒计时、闹钟闹铃、时分秒手动校时、时分秒清零，时间保持和整点报时等多种基本功能。

单个模块调试达到预期目标，再将整体模块进行试验设计和软件仿真调试，已完全达到分块模式设计功能，并达到设计目标要求。

关键字：多功能数字钟、Verilog、模块、调试、仿真、功能

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目录

1．课程设计的目的及任务 ............................................................. 错误！未定义书签。

1.1 课程设计的目的 ............................................................................................... 3 1.2 课程设计的任务与要求 .................................................................................... 4 2．课程设计思路及其原理 ............................................................................................ 4 3．QuartusII软件的应用 .............................................................................................. 5

3.1工程建立及存盘 ............................................................................................... 5 3.2工程项目的编译 ............................................................................................... 5 3.3时序仿真 .......................................................................................................... 6 4．分模块设计、调试、仿真与结果分析 ...................................................................... 7

4.1 clk50mto1时钟分频模块 ................................................................................. 7 4.2 adder加法器模块 ............................................................................................ 7 4.3 hexcounter16 进制计数器模块 ........................................................................ 7 4.4 counter_time 计时模块 .................................................................................... 8 4.5 alarm闹铃模块 ................................................................................................ 8 4.6 sound_ddd嘀嘀嘀闹铃声模块 ........................................................................ 9 4.7 sound_ddd_du嘀嘀嘀—嘟声音模块 ............................................................... 9 4.8 alarm_time闹钟时间设定模块 ...................................................................... 10 4.9 bitsel将输出解码成时分秒选择模块 .............................................................. 10 4.10 switch去抖模块 ........................................................................................... 11 4.11 led译码显示模块 ......................................................................................... 11 4.12 clock顶层模块 ............................................................................................ 12 5．实验总结 ................................................................................................................ 13

5．1调试中遇到的问题及解决的方法 ................................................................. 13 5.2实验中积累的经验.......................................................................................... 14 5.3心得体会 ........................................................................................................ 14 6．参考文献 ............................................................................................................... 14

1.1 课程设计的目的

通过课程设计的锻炼，要求学生掌握Verilog HDL语言的一般设计方法，掌握VerilogHDL语言的基本运用，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，基于实践、源于实践，实践出真知，实践检验真理，培养学生的

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