微机原理第六章讲稿 78
第五章 多模块程序设计（忽略） P - 182 第六章 微处理器8086的总线结构和时序 P – 216 6.1 8086系统总线结构 P217 微处理器8086引脚如图6.1 P217
GND0140VCC 最3902AD14AD15小 3803AD13AD16/S3工3704AD12AD17/S4 作3605AD11AD18/S5 模3506AD10AD19/S6式 3407AD09BHE/S7 3308AD08MN / MX最大工作模式RD32AD0709
31RQ/GT010AD06HOLD()
3011AD05HLDARQ/GT1()
2912WRLOCKAD04() 28S213AD03M / OI()27 S114AD02D T/R()2615S0AD01DEN()
2516ALEQS0AD00()
24INTAQS117MNI() 23TEST18INTR 22READY19CLK2120RESETGND
图 6.1 8086引脚图 P2178086具有两种各种模式：最大工作模式和最小工作模式，由引脚MN/MX选择。 6.1.1 两种工作方式公用引脚定义 1. 地址∕数据总线
AD15—AD0 ：输入∕输出，三态；时分复用，在总线周期的T1状态作为地址 线A15—A0输出，在其他状态作数据线D15—D0（双向）。
A19S6，
A18S5，
A17S4，
A16S3：输出，三态；时分复用，在总线周期的T1状
表6.1 S4 S3的功能（P218） 态作为地址线A19—A16输出，其他状态为状态 S4 0 0 1 1
S3 0 1 0 1 ES SS 段 寄 存 器 线，S6?0，S5?IF当前值；S4，S3用来指
示当前使用的段寄存器。
CS（或I/O，中断响应）
DS
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2. 控制总线
1）MN/MX：工作模式选择，输入。1 — CPU处于最小工作模式；0 — CPU
处于最小工作模式。
2）RD：输出，三态。读信号，低有效，有效时表示CPU正在执行从存储器或 I/O口输入数据。
3）NMI：非屏蔽中断请求输入，上升沿有效。当该引脚输入一个有效沿时，CPU
在执行完现行指令后，立即进行非屏蔽中断请求处理（不受IF影响）。
4）INTR：可屏蔽中断请求输入，高电平有效。有效时表示外部有INTR请求。CPU
在每条指令的最后状态对INTR进行测试，如有效且IF=1，则在现行指令完成后响应INTR请求。
5）RESET：CPU复位（启动）信号输入，高电平有效，至少保持四个时钟周期。
有效时，IP，DS，ES，SS，标志寄存器和指令队列寄存器被清0，置CS为FFFFH，启动后（RESET变低），CPU从FFFFH:0000H执行程序。
6）READY：准备就绪信号输入，来自存储器或I/O接口的应答信号，高有效。CPU
在总线周期的T3状态的开始测试READY，当READY有效时，表示存储器或I/O接口准备就绪，将在下一个状态完成数据交换；否则CPU自动插入一个（或几个，硬件电路决定）等待状态（TW），并在等待状态TW开始测试READY，直到READY有效为止。 7）TEST：测试信号输入，低有效。在CPU执行WAIT指令时，每隔5个时钟周
期对TEST进行一次测试，如有效则脱离WAIT状态，执行下一条指令。
8）BHE/S7：输出，三态。在总线周期的T1状态输出BHE，低有效，表示使用
高八位数据线；在总线周期的其他状态输出S7，暂无定义。
表6.2 BHE和A0的不同组合状态 P219
操 作 读或写偶地址的一个字 读或写偶地址的一个字节 读或写奇地址的一个字节 读或写奇地址的一个字 (需二个总线周期完成)
BHE 0 A0 0 0 1 1 0 使用的数据线引脚 AD15 — AD0 AD7 — AD0 AD15 — AD8 AD15 — AD8 第一个总线周期获取低八位数据 AD7 — AD0 第二个总线周期获取低高位数据 1 0 0 1 微机原理第六章讲稿 80
6.1.2 最小方式下引脚定义和系统总线构成 P219 MN/MX?1 （接到+5V），CPU工作于最小工作方式。
为单处理器系统，但也允许其他的主控设备（DMA控制器）占用总线。 1）INTA：中断响应信号（对INTR），输出。是CPU响应INTR请求时发向中断控制器的响应信号：在相邻的二个总线周期输出两个负脉冲（第一
个为响应；第二个驱动中断控制器释放中断类型号n）。
2）ALE：地址锁存允许信号，输出，高有效，用于地址锁存。
3）DEN：数据允许信号，输出，低有效，表示CPU准备好接收或发送数据，
一般接到数据总线双向驱动器的允许端。
4）DT/R：数据收发信号，输出。1 — CPU处于发送数据状态；0 — CPU处于
接收数据状态。一般接到数据总线双向驱动器的传送方向控制端。
5）M/IO：输出，三态。1 — CPU访问的是存储器；0 — CPU访问的I/O口。 6）WR：输出，三态。写信号，低有效，有效时表示CPU正在执行写存储器或 I/O口操作（输出数据）。
7）HOLD：总线请求输入，高有效。系统中其他总线控制设备向CPU申请总线使
用权。
8）HLDA：总线请求响应信号，输出，高有效。是对HOLD的响应信号，此时CPU
已放弃总线的管理权。 表6.3 M/IO、RD和WR组合决定的传送类型0
M/IO 0 0 1 1 RD 0 1 0 1 WR 1 0 1 0 传 送 方 向 读I/O端口 写I/O端口 读存储器 写存储器
DI0DI1DI2DI3DI4DI5DI6DI7OEGND0102030405060708091020191817161514131211VCCDO0DO1DO2DO3DO4DO5DO6DO7STB系统总线结构
1) 地址锁存器8282 （74LS373、74LS573）
DI7—DI0：数据输入端；DO7—DO0：数据输出端； STB：选通输入，高有效；OE：输出允许端。
图6.3（a）8282 P221注意：STB为电位型，透明的具有三态输出的锁存器。 相类似器件74LS373、74LS573，引脚位置有差异。