西华大学课程设计说明书 ENT 计数控制端
ABCD 并行数据输入端
LOAD 同步并行置入控制端（低电平有效） QA—QD 输出端 功能详细说明：
1.异步清零 当CLEAR =0时，不管其他输入端的状态如何（包括时钟信号CP），.计数器输出将被直接置零，称为异步清零。
2.同步并行预置数 在CLEAR =0的条件下，当LOAD=0、且有时钟脉冲CP的上升沿作用时，D0、D1、D2、D3输入端的数据将分别被QA~QD所接收。由于这个置数操作要与CP上升沿同步，且A~D的数据同时置入计数器，所以称为同步并行预置。 3.保持 在CLEAR =LOAD=1的条件下，当ENT·ENP=0，即两个计数器使能端中有0时，不管有无CP脉冲作用，计数器都将保持原有状态不变。 4.计数 当CLEAR =LOAD=ENT=ENP=1时，74HC161处于计数状态。
表2.2 74HC161计数时的状态表
计数脉冲 电 路 状 态 等 效 CP的顺序 QA QB QC QD 十进制数 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 0 0 0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 6 第 页
西华大学课程设计说明书 2.2.4 译码器与显示器的选择
译码是编码的逆过程，他的功能是将具有特定含义的二进制码转换为对应的输出信号，具有译码功能的逻辑电路称为译码器。
译码器可分为两种类型：一种是将一系列代码转换成为与之一一对应的有效信号。这种译码器可称为唯一地址译码器，它常用于计算机中对存储器单元地址的译码，即将每一个地址代码转换为一个有效信号从而选中对应的单元。另一种是将一种代码转换成另一种代码，成为代码转换器。我们所需要的是二进制唯一地址译码器。
本设计中需要用7段LED数码管来显示时间，因此需要用到BCD码七段译码驱动器。此类译码驱动器型号有74LS47（共阳）、74LS48（共阴）、4511（共阴）等。本设计采用作者曾接触过的相对较熟悉的 4511 BCD锁存/七段译码/驱动器来驱动共阴LED数码管。关于4511的具体功能将在后面的章节中详细介绍。在这简单说明74LS48。
U1 SN74LS48abcdeBfCgDBI/RBORBILTA
图2.8 74LS48引脚图 表2.3 74LS48的功能表
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—LT西华大学课程设计说明书
十进制 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 BT RBI LT 输 入 —RBID C B A 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 × × × × 0 0 0 0 × × × × ——BI/RBO输 出 a b c d e f g 1 1 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0 1 1 0 1 1 1 1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 0 0 0 1 1 0 1 0 0 1 1 0 0 1 0 1 0 0 0 1 1 1 0 0 1 0 1 1 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 ×1 0 1 × × × × × × × × × × × × × × × × 0 × 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1
48 为有内部上拉电阻的 BCD－七段译码器/驱动器，输出端a--g为高电平有效，可驱动灯缓冲器或共阴极 VLED。各端口工作状态如下：
1.当要求输出0－15时，消隐输入BI 应为高电平，对于输出为0时，还要求脉冲消 隐输入RBI为高电平或者开路。
2.当BI 为低电平时,不管其它输入端状态如何,a--g均为低电平。
3.当RBI和地址端（A－D）均为低电平，并且灯测试输入端LT为高电平时，a—g 为低电平，脉冲消隐输出RBO也变为低电平。
4.当BI为高电平或开路时，LT为低电平可使a--g均为高电平。
至此，各部分的元器件选择都已选择完毕，它们的具体功能等会在单元模块中详细介绍。
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西华大学课程设计说明书
3 单元模块设计
3.1各单元模块功能介绍及电路设计 3.1.1 振荡器
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西华大学课程设计说明书 5VU1 CA555VCCRESETOUTCONTTHRESTRIGGNDDISCR1 2k1kHz1msP2 10kC1 1nR2 5.1k0.01u0.1uC2 1u
图3.1 555多谐振荡器构成的振荡器
由555多谐振荡器构成数字钟的时钟源，它可产生1kHz的频率，供分频器分频。 由f=1/T=
tPH11.44?=1kHz可算出各元件参数，从而选出合适元器件。?tPL(R1?2R2)CR1=2k，P2为可调变阻器，将其值调为2.1k。其余参数如图所示。当接通电源5V后，电容C1被充电，当Vc上升到2Vcc／3时，使V。为低电平，同时放电三极管T导通，此时C1通过R2放电和T放电，Vc下降。当Vc下降到Vcc／3时，V。翻转为高电平。电容器C1放电
2??VCC?VCC3?R2Cln?1??VCC?VCC3?????0.7R2C=0.357ms ???时间为tPL当放电结束时，T截止，Vcc将通过R1、R2向电容器C1充当，Vc由cc／3上升到2Vcc／3所
2??VCC?VCC3?(R1?R2)C?ln?1?V?VCC?CC3?????0.7(R1?R2)C=0.644ms，当Vc上升到2Vcc／???需时间为tPH3时，电路又翻转为低电平。输出波形如图3.2。
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