第二章 任意波形发生器的理论分析
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1E[Pp]?mkmk?12??2?2???E??Nep(n)?cos(NnK)?? ?2??n?0??2??mk?12?2?mk?14????22???Ee(n)?cos(nK)?E[e(n)]??pp?? 式(2-54) N???mk?22N?n?0?2??n?0?由于 e p (n ) 是在[0,2B]内均匀分布的平稳随机序列，因此有：
2B122E[ep]???xdx
02B22B? 式(2-55) 3式(2-54)中的第二项是在整数个余弦信号周期内对离散余弦序列求和，显然其和为零。因此式(2-54)可写作：
2?222B2?2?2AE[Pp]??mk???2 式(2-56) 2Nmk?233同样可求出
1E[Pa]?mkmk?11?2D2??E?(n)???a?3?2 式(2-57) n?0那么由相位截断误差和幅度量化误差所造成的总的杂散功率的统计值为：
2?2?2A1?2DE[Pt]??2??2 式(2-58)
33 将式(2-56)和式(2-57)用对数形式表示如下：
E[Pp]?(?6.02A?8.18)dB 式(2-59)
E[Pa]?(?6.02D?4.77)dB 式(2-60)
由式(2-58)可以看出，DDS的杂散功率包含了相位截断误差和幅度量化误差共同的作用，若相位累加器的输出用于波形存储器寻址位数及D/A转换器的位数越多，那么由相位截断误差和幅度量化误差所造成的杂散功率将越小。同时由 式(2-59)和式(2-60)还可以看出来，当A?D?2时，相位截断误差和幅度量化误差对噪声功率的贡献差不多，因此A的取值一般只要等于或者稍大于D?2即可，这是本文设计DDS的一个依据。
2.4 DDS杂散抑制方法
杂散信号对DDS频谱有着非常严重的影响，对于频谱分量大于fc/2带外的
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基于FPGA的任意波形发生器的设计与实现
杂散我们可以设计性能优良的低通滤波器加以滤除，但是对于频谱分量小于fc/2的带内杂散，必须采取必要的方法才能够降低杂散对输出信号频谱的不利影响。下面介绍几种常用的抑制杂散信号的方法[10][11]：
（1）增大波形存储器的有效容量
由式(2-59)可以看出，相位舍位每减少一位，杂散改善约6dB。减少相位舍位意味着增大波形存储器的容量，有如下两种方法： ①增大波形存储器的绝对容量
这种方法受硬件条件限制，不可能无限的增大，并且增大波形存储器的绝对容量也同时意味着成本的升高和功耗的增大。
②可以通过压缩存储技术来等效增大存储器的数据寻址位
压缩存储一种有效的方法就是利用一些特殊波形的对称性（如正弦波），只保存其[0,?/2]区间（即第一象限）的幅度码，然后利用对称性来恢复其它象限的幅值，这样可以得到4:1的压缩比，这一方法简单而且电路易于实现。对于正弦函数，其具体操作是将相位累加器的最高输出位决定sin函数值的符号，次高位地址决定寻址指针是递增还是递减。当然还可以对数据进行进一步的压缩，如Taylor级数近似算法，它是近似对正弦函数在某一点进行Taylor级数展开，取其前三项分别赋予不同的权值后存于三个存储器中，最后由运算电路来合成波形。这种方法可以获得64:1的压缩比。需要指出的是，压缩存储技术只适用于具有对称性的信号。
（2）修改频率字使其与2互质
设法使频率字K满足GCD(2N,N)?1，即K与2N保持互质，能使杂散改善 3.9 dB。要实现这一点很简单，只要强制K为奇数即可。
（3）采用抖动注入技术
频率抖动相位累加器相位抖动波形存储器幅度抖动数模转换器N频率控制字
图2.16 DDS不同抖动注入方式
从前面的分析可以知道，相位截断误差和幅度量化误差导致杂散的根本原因在于误差序列是一个周期序列，如果能破坏这种周期性，使其变为随机序列，这样将原来幅度较大的离散谱线功率在一个较宽的范围内进行平均，使其变为幅度较低的噪声基底，从而在一定程度上改善输出频谱质量，这就是抖动注入技术的
第二章 任意波形发生器的理论分析
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原理。根据抖动注入位置的不同，可以将抖动注入技术分为频率控制字加抖，波形存储器的寻址地址加抖，还有DAC转换前的幅度加抖。DDS的抖动注入技术原理如图2.16所示。当然，杂散的改善是以增加噪声基底为代价的，但这种代价相对于杂散改善带来整体谱质量的提高是完全值得的。
最后需要指出的是，在高频DDS电路中，D/A转换的非线性才是影响DDS频谱质量的决定因素。通常认为，除了D/A转换有限分辨位数之外，D/A转换的瞬间毛刺、D/A非线性、数字噪声馈入以及时钟泄漏都是导致频谱劣化的因素，他们给DDS系统的输出频谱增加了背景噪声和杂散。D/A转换器的非线性在客观上起到了混频的作用，于是会产生输出信号fo的谐波分量。又因为DDS是一个采样系统，所以这些谐波会以fc为周期进行频谱搬移，即f?ufc?vfo，其中u和如果这些频率分量落到奈圭斯特带宽内将形成有害的杂散分量，v为任意正整数。
这些分量的频率位置可以确定，但是幅度却难以确定。
要想减少D/A非线性的影响，一般只能通过选择D/A转换器来降低其影响。随着电子技术的发展和制造工艺水平的不断提高，D/A转换器的性能也在不断的改进。由于D/A转换器的内部噪声分析必须针对特定的内部结构，所以在此不做深入的分析。
第三章 任意波形发生器的硬件电路设计
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第三章 任意波形发生器的硬件电路设计
3.1 系统设计方案
采用DDS技术来实现波形合成不仅简单可靠、控制方便，而且可以实现可编程和全数字化。目前市场上有很多性能优良的专用DDS芯片，主要有Qualcomm、AD、Sciteg和Stanford等公司单片电路，具有代表性的如AD公司的AD9850、AD9852、AD9858等，这些DDS芯片不仅有比较高的工作频率，内部集了高精度的D/A转换器，并且还具备一定的调制功能。但DDS专用芯片中的波形存储器多采用只读存储器（Read Only Memory，ROM），在芯片出产以前已经将波形数据固化到ROM中，无法按用户需求更改波形数据以产生任意波形。
相比之下，采用现场可编程逻辑阵列（Field Programmable Gate Array，FPGA）设计DDS电路比专用DDS芯片更具灵活性。因为只要通过改变FPGA内部波形存储器中的波形数据，就可以实现任意波形输出，这使得用FPGA来实现DDS具有相当大的灵活性。相比之下，FPGA所能实现的功能完全取决于设计需求，可以简单也可以复杂，另外，FPGA芯片还支持在系统升级，虽然在精度和速度上略有不足，但是基本上能满足绝大数系统的要求，另外，将DDS设计嵌入到FPGA内部所构成的系统中，其系统成本并不会增加多少，而专用DDS芯片的价格一般也比FPGA高。因此，采用FPGA来设计DDS系统具有较高的性价比。
FPGA的应用不仅使得数字电路系统的设计非常方便，并且还大大缩减了系统的研制周期，缩小了数字电路系统的整体体积和所使用芯片的品种，而且，目前一些主流FPGA的时钟频率已可达数百MHz，加上它的灵活性、可编程以及强大的EDA软件的支持，非常适合用于实现任意波形发生器的数字电路部分。
本方案利用FPGA可按需求灵活编程的特性，参考DDS专用芯片（AD9852）的内部结构自行设计DDS。
3.2 系统总体结构
硬件电路设计中，所遵循的原则是：尽量使电路简单和模块化，并充分利用软件智能化。因为硬件多了,不但增加体积和成本，而且也使系统的可靠性和性价比下降。因此，本次任意波形发生器设计遵循这一原则：在实现硬件电路功能的前提下，尽量简化硬件电路设计，并将设计清晰地分成多个模块。任意波形发生器的总体设计框图如图3.1所示：