数字电路仿真实验报告
班级 通信二班 姓名： 孔晓悦 学号： 10082207
作业完成后,以班级为单位,班长或课代表收集齐电子版实验报告,统一提交.
文件命名规则如“通1_王五_学号”
一、实验目的
1. 熟悉译码器、数据选择器、计数器等中规模数字集成电路（MSI）的逻辑功能及其使
用方法。
2. 掌握用中规模继承电路构成逻辑电路的设计方法。 3. 了解EDA软件平台Quartus II的使用方法及主要功能。
二、预习要求
1. 复习数据选择器、译码器、计数器等数字集成器件的工作原理。 2. 熟悉所有器件74LS153、74LS138、74LS161的功能及外引线排列。
3． 完成本实验规定的逻辑电路设计项目，并画出接线图，列出有关的真值表。
三、实验基本原理
1． 译码器
译码器的逻辑功能是将每个输入的二进制代码译成对应的高、低电平信号。译码器按功能可分为两大类，即通用译码器和显示译码器。通用译码器又包括变量译码器和代码变换译码器。
变量译码器是一种完全译码器，它将一系列输入代码转换成预知一一对应的有效信号。这种译码器可称为唯一地址译码器。如3线—8线、4线—16线译码器等。
显示译码器用来将数字或文字、符号的代码译成相应的数字、文字、符号的电路。如BCD-七段显示译码器等。 2． 数据选择器
数据选择器也陈伟多路选择器或多路开关，其基本功能是：在选择输入（又称地址输入）信号的控制下，从多路输入数据中选择某一路数据作为输出。因此，数据选择器实现的是时分多路输入电路中发送端电子开关的功能，故又称为复用器。一般数据选择器有n个地址输入端，2n错误!未找到引用源。个数据输入端，一个数据输出端或反码数据输出端，同时还有选通端。目前常用的数据选择器有2选1、4选1、8选1、16选1等多种类型。
3． 计数器
计数器是一个庸医实现技术功能的时序部件，它不仅可以用来对脉冲计数，还常用作数字系统的定时、分频、执行数字运算以及其他一些特定的逻辑功能。 74LS161是4位同步二进制计数器，它除了具有二进制加法计数功能外，还具有预置数、保质和异步置零等附加功能。 四、实验内容
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（一）密码锁
1． 设计要求：保密锁上有三个键钮A、B、C。要求当三个键钮同时按下，或A、B两个同时按下，或A、B中任一个单独按下时，所就能被打开（用F表示开锁信号）；而当有键按下却不符合上列组合状态时，将发出报警信号（用G表示报警信号）。
2． 试用数据选择器74LS153或译码器74LS138及与非门电路设计此保密锁逻辑电路。 3． 用学习机上的逻辑开关的1、0分别表示键钮的按下和松开状态；开锁和报警信号用发光二极管表示。
1． 74LS153输出逻辑式
3．设计
74153 A B 1GN1C0 1C1 1C21Y 1C32Y2GN 2C0 2C1 2C22C3 inst6MULTIPLEXER
设计过程和结果（后面继续添加）
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（二）任意进制计数器
设计要求：用中规模集成计数器（74LS290或74LS161）设计一个二十四进制计数器，并与译码、显示电路连接起来。（显示译码器使用7446）
设计过程：
1． 计数器使用74LS161，显示译码器使用7446。
instCOUNTERCLKCLRNENPENTDCBALDN74LS161十六进制计数器功能表 CLK RCOQDQCQBQACLRN 0 1 1 1 1 LDN × 0 1 1 1 ENP × × 0 × 1 ENT × × 1 0 1 工作状态 置零 预置数 保持 保持(C=0) 计数 × ↑ × × ↑ 74161inst11BCD TO 7SEG
7446显示译码器功能表
BIN 0 1 × 1 1 RBIN × 0 × 1 1 LTN 1 1 0 1 1 RBON × × × 0 × 工作状态 灭灯 灭零 测灯 输出灭零 正常显示 BINRBINLTNDCBARBONOGOFOEODOCOBOA7446
设计过程和结果（后面继续添加）
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（三）二进制全减器电路
设计要求：用74LS138和门电路设计1位二进制全减器电路。输入为被减数、减数和来自地位的结尾，输出为两数之差和向高位的借位信号。
1． 了解74LS138逻辑功能 输 入 S1 0 × 1 1 1 1 1 1 1 1 S2’+S3’ × 1 0 0 0 0 0 0 0 0 A2 × × 0 0 0 0 1 1 1 1 A1 × × 0 0 1 1 0 0 1 1 A0 × × 0 1 0 1 0 1 0 1 Y0’ 1 1 0 1 1 1 1 1 1 1 Y1’ 1 1 1 0 1 1 1 1 1 1 Y2’ 1 1 1 1 0 1 1 1 1 1 输 出 Y3’ 1 1 1 1 1 0 1 1 1 1 Y4’ 1 1 1 1 1 1 0 1 1 1 Y5’ 1 1 1 1 1 1 1 0 1 1 Y6’ 1 1 1 1 1 1 1 1 0 1 Y7’ 1 1 1 1 1 1 1 1 1 0
设计过程和结果（后面继续添加）
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