第6章 时序逻辑电路
内容提要
时序逻辑电路的特性是具有记忆功能，即电路在某一时刻的输出不仅仅取决于这一时刻当前的输入，而且还与电路历史状态有关。时序逻辑电路在结构上由组合电路 和存储电路两部分组成，而且存储电路至少有一个输出作为组合逻辑电路的输入，组合电路的输出至少有一个作为存储电路的输入。
本章主要介绍时序逻辑电路的组成原理、时序逻辑电路的分析和设计方法及常用时序逻辑功能器件等。
时序逻辑电路的分析就是根据给定的时序逻辑电路的结构，找出该时序逻辑电路在输入信号及时钟作用下，存储电路状态的变化规律以及电路的输出值，从而了解该时序逻辑电路所完成的逻辑功能。 描述时序逻辑电路的逻辑功能一般采用存储电路的状态转移方程和电路输出函数表达式；或者采用状态转移表、状态转移图；或者用时序图（工作波形）来描述。
本章重点分析了移位寄存器、同步计数器和异步计数器，介绍了VHDL描述时序逻辑电路的方法。
时序逻辑电路的设计就是根据逻辑命题的要求，设计出实现该命题功能要求的时序电路，并力求最简。
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本章重点介绍了采用小规模器件设计同步计数器、异步计数器的方法，介绍了采用中规模功能器件设计任意模值计数器的方法以及序列信号发生器的方法。并介绍了同步时序逻辑电路设计的一般步骤。 教学基本要求
（1）掌握时序逻辑电路的基本分析方法。
（2）掌握同步时序逻辑电路（同步计数器）的设计方法。 （3）掌握常用时序功能部件（集成计数器、移位寄存器）的逻辑功能及应用。
（4）理解异步计数器的设计方法。 （5）理解VHDL描述方法。
（6）了解同步时序逻辑电路设计的一般步骤。 重点与难点 本章重点：
（1）时序逻辑电路的分析，正确画出时序图（工作波形）。 （2）同步计数器的设计。 本章难点：
（1）异步时序逻辑电路的分析与设计。
（2）同步时序逻辑电路设计的一般步骤（原始状态流图建立、状态合并、状态编码等）。 主要教学内容
6.1 时序逻辑电路的分析 6.2 常用时序逻辑功能器件
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6.2.1 常用集成计数器
6.2.2 常用集成寄存器和移位寄存器 6.3 时序逻辑电路设计
6.3.1 同步时序逻辑电路设计的一般步骤 6.3.2 同步计数器的设计 6.3.3 异步计数器的设计 6.3.4 序列信号发生器
6.4 采用中规模时序功能器设计时序逻辑电路 6.4.1 采用中规模计数器实现任意模值计数（分频）器 6.4.2 采用中规模集成移位寄存器 6.5 VHDL描述时序逻辑电路 6.1 时序逻辑电路的分析
分析由小规模逻辑器件构成的时序逻辑电路一般步骤为： （1）根据给定的时序电路图，写出下列各逻辑表达式： ① 各触发器的时钟信号CP的逻辑表达式。
② 各触发器的驱动方程，也就是各触发器的输入信号（激励）的逻辑表达式。
③ 时序电路的输出方程。
（2）将各触发器的驱动方程代入相应的触发器特征方程，得到该时序逻辑电路的状态转移方程。
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