t1 = T + (m–1)t =200ns + 3×50ns = 350ns = 3.5 × 10 (S) 顺序存储器带宽 W2 = q/t2 = 128 / (8×10) = 16 × 10(位/S) 交叉存储器带宽 W1 = q/t1 = 128 / (3.5×10) = 36.5 × 10(位/S)
3．解:（1）操作码字段OP为16位，可指定2 = 64
（2）双字长（32位）二地址指令，用于访问存储器。 （3）一个操作数在源寄存器（共32个），另一个操作数在存储器中（由基值寄存器
和偏移量决定）。所以是RS型指令。
4．解:(1)假设控存容量为16单元.从总框图看到:控制信号共有12个,CM容量为16单元, 需占用4位下地址字段,判别测试字段需2位.
分析机器指令级的指令格式与A,B两个多路开关的控制方式后发现, AS0, AS1和 BS0,BS1四个控制信号可以直接由机器指令级上的源字段和目标字段控制,但ADT指令例外. 为此微指令中设A,B二个微命令,用以产生AS0, AS1 ,BS0,BS1信号.另外,LDR1—LDR3三个控制信号可以由微指令级提供一个控制信号LDRi,然后与机器指令级上的目标字段进行组合译码后产生 微指令格式如下:
A B S1 S2 +1 !ALU-BUS LDRi LDIR P1 P2 μA3-μA0 1 1 2 1 1 1 1 2位 4位 （2）微指令流程如图A10.4所示：
6
-7
-77
-77
图A10.4
5．解：该总线系统采用同步定时协议。总线周期是在时钟信号CLK和CLK2定时下完成的并与所有的机器周期保持时间上的同步。一个机器周期由2个CLK时钟周期组成（T1，T2节拍）。机器周期1为读指令周期（W/R=0，D/C=0，M/IO=1）。在T1时间主方CPU送出ADS=0信号，表式总线上的地址及控制信号有效，在T2时间末尾，从方存储器读出指令并送到数据线D0—D31上，同时产生READY=0信号，通知CPU本次“读出”操作已完成。机器周期2为读数据周期，除了D/C=1外，其余与机器周期1相同。
机器周期3为写数据周期，W/R=1，写入的数据由CPU输出到数据线D0—D31上。假如在一个机器周期内能完成写入操作，则在T2末尾由存储器产生READY=0信号，。假如T2末尾尚未完成写入操作（图A10.2中所示），则READY=1，并将T2延长一个时钟周期。CPU在后一个T2末尾检测READY=0，于是结束写入周期。T2可以多次延长，直到READY=0为止。读出周期也可按此方法处理。
图A10.2中还所示总线的空闲状态，空闲状态仅有一个Ti节拍，只要总线空闲，可以连续出现多个Ti节拍。
6．解：该中断系统可以实行5重中断。中断优先级的顺序是，优先权1最高，主程序运行于最低优先权（优先权为6）。图A10.3中出现了4重中断。
图A10.3中中断过程如下：
主程序运行到T1时刻，响应优先权4的中断源的中断请求并进行中断服务；到
T3时刻，优先权4的中断服务还未结束，但又出现了优先权3的中断源的中断请求；暂停优先权4的中断服务，而响应优先权3的中断。到T4时刻，又被优先权2的中断源所中断，直到T6时刻，返回优先权3的中断服务程序，到T7时刻，又被优先权1的中断
源所中断，到T8时刻优先权1中断服务完毕，返回优先权3的服务程序，直到T10时刻优先权3中断服务结束，返回优先权4的服务程序，优先权4的服务程序运行到T11时刻结束，最后返回主程序。图A10.3中，优先权3的服务程序被中断2次，而优先权5的中断又