集成电路版图设计
一、 实验目的
1． 熟悉cadence的基本操作 2． 学会搭建电路
3． 学会根据版图设计规则设计版图 4． 学会根据DRC，LVS检查并改正错误 5． 掌握版图设计的一些常用技巧
二、 实验内容
① 布局：安排各个晶体管、基本单元、复杂单元在芯片上的位置。 ② 布线：设计走线，实现管间、门间、单元间的互连。 ③ 尺寸确定：确定晶体管尺寸（W、L）、互连尺寸（连线宽度）以及晶体管与互连之间的相对尺寸等。
④ 版图编辑（Layout Editor ）:规定各个工艺层上图形的形状、尺寸和位 ⑤ 布局布线（Place and route ）：给出版图的整体规划和各图形间的连接。 ⑥ 版图检查（Layout Check ）：设计规则检验（DRC,Design Rule Check）、电气规则检查（ERC,Electrical Rule Check）、版图与电路图一致性检验（LVS,Layout Versus Schematic ）。版图设计规则如下：
三、 实验要求
版图 （layout） 是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。版图设计是创建工程制图（网表）的精确的物理描述过程，即定义各工艺层图形的形状、尺寸以及不同工艺层的相对位置的过程。其设计目标有以下三方面： （1）满足电路功能、性能指标、质量要求；
（2）尽可能节省面积，以提高集成度，降低成本；
（3）尽可能缩短连线，以减少复杂度，缩短延时，改善可能性。
四、实验步骤
（1）Linux中打开cadence 注意要在lab 文件夹下打开
（2）新建设计库并连接工艺库
（3）新建电路图并搭建
此次设计两个电路的版图 BUF1 和AO121