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实验38 模拟集成电路的版图设计
模拟集成电路设计是现代集成电路设计的重要组成部分。模拟集成电路的版图设计是模拟集成电路设计环节中的重要关键环节。模拟集成电路版图设计的优劣直接影响着整个集成电路的性能和设计的成败。
本实验要求学生在系统地学习了
《
半
导
体
物
理
》
、
《场效应器件物理》、《模拟集成电路设计》和《集成电路制造技术》等专业知识的基础上，使用Tanner公司设计开发的集成电路版图设计工具Ledit软件，独立完成CMOS模拟集成电路单元的版图设计和布局工作，提高模拟集成电路版图设计和布局能力，强化对模拟集成电路制造技术的理解和知识运用能力，培养学生初步的模拟集成电路版图设计能力。 一、实验原理
1. 模拟集成电路版图中的器件与设计规则
在模拟集成电路中，主要器件有NMOS、PMOS、NPN和PNP晶体管，二极管、电阻和电容等。这些器件在Ledit软件中，实现的方法存在较大差异，但都是遵循器件的定义实现的。器件的定义存储在以.ext为后缀的器件萃取文件中。 在Ledit软件环境下，P型衬底N阱CMOS 2P2M工艺下(两层多晶两层金属>，模拟集成电路版图中器件的设计规则，除去与数字集成电路版图设计中通用的规则外，主要还有：NPN、PNP晶体管设计规则、电容设计规则和电阻设计规则等，表38.1中摘录了这些规则中的部分内容。使用这些设计规则可以实现NPN、PNP、MOS电容和电阻等器件版图。 表38.1 P型衬底N阱CMOS工艺下，λ=1.0μm部分设计规则 相对关系 相对关系 长度(λ> 长度(λ> Capacitor: Poly2 Minimum Width 3 Cap/Trans: Poly2toPoly2 Space 3 Minimum poly overlap with poly2 2 Capacitor: Poly2 Space to Active 2 Capacitor: Poly2 to Well Spacing 2 Capacitor: Poly2 to Well Edge 2 Cap/T: Poly2 Space to PolyCnt 3 Trans: Poly2 Minimum Width 2 Trans: Gate Extension Out of Active 2 Trans: Poly2 to Active Spacing 1 Trans: Poly2 to Poly Spacing 2 Cap/Trans: Poly Overlap of Poly2 2 Trans: P1&P2overlap to P2Edge 2 Cap/T: P1&P2overlap to P1Edge 2 Trans: Poly2 to ActCnt Space 3 Select overlap emitter contact 3 P-Base surround emitter select 2 Space between emitter select & base 4 pbase overlap of base select 2 select overlap of base contact 2 N-Well overlap of pbase 6 P-Base space to collector active 4 Active overlap of collector contact 2 N-Well overlap of collector active 3 Select overlap of collector active 2 … …
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在绘制模拟集成电路版图时，所绘制的各种基本图形尺寸不能小于这些设计规则要求的尺寸，否则将导致设计规则错误。在Ledit软件环境下，完成设计规则检查的功能称为设计规则检查 在Ledit软件环境中，P型衬底N阱CMOS 2P2M工艺条件下，模拟集成电路版图中除去与数字部分定义相同的基本层外，主要还定义有：一层多晶硅电阻识别标记 图38.1 NMOS、PMOS晶体管的纵向剖面结构 图38.2绘出了NPN、PNP晶体管的纵向剖面结构。左侧NPN晶体管存在P型基区，右侧PNP晶体管中没有类似结构，这正是纵向NPN晶体管与横向PNP晶体管的一个重要差别。在CMOS工艺条件下，可以同时实现纵向NPN晶体管和横向PNP晶体管的制造，实现了CMOS工艺与双极工艺的兼容。 个人资料整理 仅限学习使用 图38.2 NPN、PNP晶体管的纵向剖面结构 图38.3画出了N型和P型扩散电阻，N型扩散电阻制作在P型衬底上，P型扩散电阻制作在N阱中。左图电阻层与P型外延层之间、右图电阻层与N阱之间均构成了寄生PN结，通常采取将电阻所在的衬底或阱连接到适合电位，达到PN结反向偏置工作条件，从而减小寄生PN结对电阻性能的影响。 图38.3 N型、P型扩散电阻的纵向剖面结构 图38.4是由多晶硅制作的两种多晶硅电阻，可以看出它们都是制作在两层氧化层之间，通过氧化层实现上下方区域彼此绝缘。在CMOS工艺条件下，多晶硅通常需要进行重掺杂，所以形成的多晶硅电阻通常具有较小的方块电阻。 图38.4 一层、二层多晶硅电阻的纵向剖面结构 图38.5为N阱电阻和P型基区电阻，由于N阱掺杂浓度较低，P型基区掺杂浓度较高，所以N阱适于制作阻值较大的电阻，P型基区电阻适于制作较小阻值的电阻。 图38.6是NMOS电容和PMOS电容版图的纵向剖面结构。这些电容是以P型有源区或N型有源区作为电容的一个极板，一层多晶硅作为电容的另一个极板，采用平行板电容器原理制成的。