一种12bit CMOS全差分SAR ADC
【摘要】本文设计一种12bit CMOS全差分SAR ADC，分析了其电路原理和结构，阐述各部分电路对ADC性能的影响，提出新型DAC_SUB电阻串和时间自调节比较器结构，并推算VCM抖动对电路的影响。基于TSMC 0.18μm 1.8V/3.3V CMOS工艺，采用全差分阻容混合式结构，实现ADC设计。本设计ADC的核心版图尺寸为390um×780um，测试结果显示，在1MS/s采样率下，当输入信号频率为31.37kHz时，该ADC的ENOB达到10.76Bit，功耗约为2mW。
【关键词】A/D转换器；逐次逼近；全差分；阻容混合；自调节比较器
Abstract：A 12 bit CMOS fully differential SAR ADC is presented in this paper.The principle and structure of the circuit are analyzed，and the impact of each part of the circuit on the properties of the ADC was mentioned.The new type of DAC_SUB resistor string and self adjusting comparator structure was put forward.The influence of VCM jitter on the circuit was calculated.Based on TSMC 0.18 μm 1.8V/3.3V CMOS process，the fully differential resistor capacitor hybrid structure was adopted in order to realize the ADC circuit design.The device occupied a layout area of 390um×780um.Test results show that under 1 Ms/s sampling rate，when the frequency of input signal is 31.37kHz，the ENOB is 10.76 bit，and the power consumption is about 2mW.
Key words：A/D converter；successive approximation；fully-differential；resistance capacity hybrid；self_adjusting comparator
1.引言
随着数字电路技术和通信技术的快速发展，用数字电路处理模拟信号的应用日益广泛，A/D和D/A转换器在模拟系统和数字处理系统界面起着桥梁的作用。为满足各种不同的检测及控制任务的需要，A/D转换器的高速与高精度的设计要求越来越高，结构多样、性能各异的A/D转换电路应运而生。A/D转换器的市场前景非常开阔，研制A/D转换器具有十分重要的意义。当前A/D转换器（ADC）的设计主要采用的结构有全并行闪烁型（flash）、折叠内插型、过采样Σ-△型、流水线（Pipeline）型、二步式（two-step）及逐次逼近型（SAR）。逐次逼近式A/D转换器的主要优点是原理简单、便于实现、不存在延迟的问题，由于这些优势，它常常与其它功能集成在一起。逐次逼近式模/数转换器（SAR ADC）以中等速度、中等分辨率、低功耗以及低成本被广泛应用于白色家电控制、生物医学仪器以及便携式设备中。
2.CMOS全差分SAR ADC设计
2.1 SAR ADC原理
逐次逼近式ADC又称为二进制搜索ADC，由DAC产生一个模拟信号并与输入信号进行比较，同时比较的结果也反馈给SAR，通过SAR输出的控制信号来调节DAC的输出，使其逐渐逼近模拟输入信号，直到SAR最后一位控制信号确定，则一次转换完成。典型的逐次逼近ADC包括采样保持器、DAC、比较器、数字控制逻辑电路及其他模拟电路。图1为SAR ADC的结构图。
图1 SAR ADC结构图
Fig.1 The structure of SAR ADC
2.2 阻容混合型DAC电路改进
DAC主要有电压定标型、电荷定标型、混合型结构。电阻串DAC组成的电压定标型最大的优势是能保持良好的单调性，但随着位数增加电阻数和开关数都指数增加，所占的芯片面积也大大增加。电荷定标型逐次逼近ADC功耗一般比较小，并且不需要额外的采样保持电路，但是电容的精度和所需的面积都是限制位数的因素，随着位数的增加，最大电容与最小电容的比值也大大增加，它们之间的匹配性能就不容易控制在需要的范围以内，而且面积也大大增加了。解决这一问题的办法是采用混合式结构进行扩展。图2为全差分阻容混合式结构DAC示意图。
图2 全差分阻容混合式结构DAC的示意图
Fig.2 The hybrid structure diagram of DAC with resistance and capacitance
如图2所示，本设计DAC高八位采用电容，低四位采用电阻。低四位用电阻实现良好的单调性，高八位用电容达到高位的精度要求。传统3位电阻串DAC电路如图3所示。
图3 传统（1）和改进（2）全差分电阻串DAC电路图
Fig.3 The traditional and improved differential resistance string DAC circuit
图3中的vout1和vout2分别接到两个电容阵列的终端耦合电容上，采用图3（1）所示传统电阻串结构ADC的第一个转换点在1LSB处，量化噪声（rms）比较大，该电路的量化噪声为：4.仿真及流片测试结果
本设计在TSMC 0.18μm标准CMOS工艺下实现，并用spectre进行仿真，得到电路的主要参数。
图8 比较器的蒙特卡洛分析
Fig.8 The Monte Carlo analysis of comparator
如图8所示，对比较器进行蒙特卡洛分析，输出失调电压90%在6mv以下，除以增益得到的等效输入失调电压小于0.4mv，即小于1/2LSB，能够满足电路要求。流片后制作如图9所示板级电路进行测试，得到SAR ADC的测试结果，输入信号频率为31.37k与117.17k的功率谱密度（PSD）图分别如图10（1）与（2）所示。
图9 测试电路板
Fig.9 The test circuit board
图10 功率谱密度图
Fig.10 The power spectral density
测试结果总结如表1所示：
表1是本设计SAR ADC的基本（下转第64页）（上接第21页）性能总结，电路工作的温度范围是-40℃到125℃，仿真及测试条件为VDD=3.3V，VSS=0V，VREFP=3.3V，VREFN=0V。
表1 SAR ADC动态性能测试结果
Table1 The dynamic performance of SAR ADC
参数 测试结果
采样频率 1MS/s
信号频率/Hz 31.37k 117.17k
ENOB/bit 10.76 10.43
SNDR/dB 66.56 64.57
SFDR/dB 71.61 68.49
表2 SAR ADC性能对比
Table2 Comparison of performance of SAR ADC
文献 工艺
CMOS fS