一、填空题
1. 用EDA技术进行电子系统设计的目标是最终完成ASIC的设计与实现。 2. 可编程器件分为 CPLD和FPGA。
3. 随着EDA技术的不断完善与成熟，自顶向下的设计方法更多的被应用于Verilog HDL 设计当中。
4. 目前国际上较大的PLD器件制造公司有ALtera和Xilinx公司。
5. 完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路。 6. 阻塞性赋值符号为 = ，非阻塞性赋值符号为 <= 。 7．有限状态机分为Moore和Mealy两种类型。
8、EDA缩写的含义为电子设计自动化(Electronic Design Automation) 9．状态机常用状态编码有二进制、格雷码和独热码。 10．Verilog HDL中任务可以调用其他任务和函数。
11．系统函数和任务函数的首字符标志为 $ ，预编译指令首字符标志为 # 。 12．可编程逻辑器件的优化过程主要是对速度和资源的处理过程。 13、大型数字逻辑电路设计采用的IP核有软IP、固IP和硬IP。 三、简答题
1、简要说明仿真时阻塞赋值与非阻塞赋值的区别 非阻塞（non-blocking)赋值方式 ( b<= a)：
b的值被赋成新值a的操作, 并不是立刻完成的，而是在块结束时才完成；块内的多条赋值语句在块结束时同时赋值；硬件有对应的电路。阻塞（blocking)赋值方式 ( b = a)：b的值立刻被赋成新值a；完成该赋值语句后才能执行下一句的操作；硬件没有对应的电路，因而综合结果未知。
阻塞赋值是在该语句结束是立即完成赋值操作；非阻塞赋值是在整个过程块结束是才完成赋值操作。 2、简述有限状态机FSM分为哪两类？有何区别？有限状态机的状态编码风格主要有哪三种？
根据内部结构不同可分为摩尔型状态机和米里型状态机两种。摩尔型状态机的输出只由当前状态决定，而次态由输入和现态共同决定；米里型状态机的输出由输入和现态共同决定，而次态也由输入和现态决定。
状态编码主要有三种：连续二进制编码、格雷码和独热码。 3、简述基于数字系统设计流程包括哪些步骤? 包括五个步骤：
⑴、设计输入：将设计的结构和功能通过原理图或硬件描述语言进行设计或编程，进行语法或逻辑检查，通过表示输入完成，否则反复检查直到无任何错误。
⑵、逻辑综合：将较高层的设计描述自动转化为较低层次描述的过程，包括行为综合，逻辑综合和版图综合或结构综合，最后生成电路逻辑网表的过程。
⑶、布局布线：将综合生成的电路网表映射到具体的目标器件中，并产生最终可下载文件的过程。
⑷、仿真：就是按照逻辑功能的算法和仿真库对设计进行模拟，以验证设计并排除错误的过程，包括功能仿真和时序仿真。
⑸、编程配置：将适配后生成的编程文件装入到PLD器件的过程，根据不同器件实现编程或配置。
4、简述Verilog HDL编程语言中函数与任务运用有什么特点？
函数和任务都能独立完成相应电路功能，通过在同一模块中的调用实现相应逻辑电路功能。但它们又有以下不同：
⑴、函数中不能包含时序控制语句，对函数的调用，必须在同一仿真时刻返回。而任务可以包含时序控制语句，任务的返回时间和调用时间可以不同。
⑵、在函数中不能调用任务，而任务中可以调用其它任务和函数。但在函数中可以调用其它函数或函数自身。
⑶、函数必须包含至少一个端口，且在函数中只能定义input端口。任务可以包含0个或任何多个端口，且可以定义input、output和inout端口。
⑷、函数必须返回一个值，而任务不能返回值，只能通过output 或inout端口来传递执行结果。
5、简述FPGA与CPLD两种器件应用特点。 CPLD与FPGA都是通用可编程逻辑器件，均可在EDA仿真平台上进行数字逻辑电路设计，它们不同体现在以下几方面：
⑴FPGA集成度和复杂度高于CPLD，所以FPGA可实现复杂逻辑电路设计，而CPLD适合简单和低成本的逻辑电路设计。
⑵、FPGA内主要由LUT和寄存器组成，倾向实现复杂时序逻辑电路设计，而CPLD内主要由乘积项逻辑组成，倾向实现组合逻辑电路设计。
⑶、FPGA工艺多为SRAM、flash等工艺，掉电后内信息消失，所以该类型需外配存储器，而CPLD工艺多为EEPROM等工艺，掉电后信息不消失，所以不用外配存储器。
⑷、FPGA相对CPLD成本高，但都可以在内都镶嵌硬核和软核，实现片上系统功能。 2、 程序注解，并说明整个程序完成的功能。
module AAA ( a ,b ); 定义模块名为AAA，端口为a，b output a ; 定义a为输出端口 input [6:0] b ; 定义b为输出端口，b为7位二进制数 reg[2:0] sum; sum为reg型变量，用于统计赞成的人数 integer i; 定义整型变量i为循环控制变量 reg a ; 定义a为寄存器变量 always @ (b) 过程语句，敏感变量为b begin 语句块 sum = 0; sum初值为0 for(i = 0;i<=6;i = i+1) for语句，统计b为1的个数
if(b[i]) 条件语句
sum = sum+1; 只要有人投赞成票，则 sum加1 if(sum[2]) a = 1; 若超过4人赞成，则表决通过
else a = 0; 若不到4人，则不通过 end
endmodule
本程序的逻辑功能是： 7人投票表决器
四、计算题
1、 利用有限状态机，以格雷码编译方式设计一个从输出信号序列中检测出101信号的电路图，其方块图、状态图和状态表如图表示。
目前状态CSS0=00S1=01S2=11下一状态NS和输出QoutDin=0Din=1SO, OS1, 0S2, 0S1, 0S0, 0S1, 1module melay(clk,Din,reset,Qout);
input clk,reset; input Din; output Qout; reg Qout;
parameter[1:0] S0=2'b00,S1=2'b01,S2=2'b11; reg[1:0] CS; reg[1:0] NS;
always @(posedge clk or posedge reset) begin
if(reset==1'b01) CS=S0; else CS=NS; end
always @(CS or Din) begin
case(CS) S0:beign
if(Din==1'b0) begin
NS=S0; Qout=1'b0; end else begin
NS=S1; Qout=1'b0;