第4章习题及解答

第4章习题及解答

4.1 用门电路设计一个4线—2线二进制优先编码器。编码器输入为A3A2A1A0,A3优先

级最高,A0优先级最低,输入信号低电平有效。输出为Y1Y0,反码输出。电路要求加一G输出端,以指示最低优先级信号A0输入有效。

题4.1 解:根据题意,可列出真值表,求表达式,画出电路图。其真值表、表达式和电路

图如图题解4.1所示。由真值表可知G?A3A2A1A0。

A1A000 01 11 100010001000100010A3A2A1A0Y1Y0G0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 0 1 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1 000000000000111100000000111100110000000000000010A3A200011110A3A200011110A1A000 01 11 100001000100110011Y1?A3A2A3A21&Y1&≥1&Y0A1&A01G(a)真值表Y0?A3A2?A3A1(b) 求输出表达式图 题解4.1(c) 编码器电路图

4.3 试用3线—8线译码器74138扩展为5线—32线译码器。译码器74138逻辑符号如图

4.16(a)所示。

题4.3 解:5线—32线译码器电路如图题解4.3所示。

BIN/OCTA0A1A2G1G2A12401234Y0&5A3A41&G2BEN67Y71&12BIN/OCT01234Y8&G14&ENG2AG2B&5EN67Y15BIN/OCT124G1G2AG2B01234Y16&5EN67Y23BIN/OCT124G1G2AG2B01234Y24&5EN67Y31图 题解4.3

4.5写出图P4.5所示电路输出F1和F2的最简逻辑表达式。译码器74138功能表如表4.6所

示。

BIN/OCTABC12401234&F11&5&F2EN7413867图 P4.5

题4.5解:由题图可得:

F1(C,B,A)??m(0,2,4,6)?AF2(C,B,A)??m(1,3,5,7)?A

4.7 试用一片4线—16线译码器74154和与非门设计能将8421BCD码转换为格雷码的代码

转换器。译码器74154的逻辑符号如图4.17所示。

解:设4位二进制码为B3B2B1B0,4位格雷码为R3R2R1R0。根据两码之间的关系可得:

R3(B3,B2,B1,B0)??m(8~15)?B3R2(B3,B2,B1,B0)??m(4~11)?m4m5m6m7m8m9m10m11R1(B3,B2,B1,B0)??m(2~5,10~13)?m2m3m4m5m10m11m12m13R0(B3,B2,B1,B0)??m(1,2,5,6,9,10,13,14)?m1m2m5m6m9m10m13m14则将译码器74154使能端均接低电平,码输入端从高位到低位分别接B3、B2、B1、B0,根 据上述表达式,在译码器后加3个8输入端与非门,可得R2、R1、R0,R3可直接输出。(图 略)

4.9试用8选1数据选择器74151实现下列逻辑函数。74151逻辑符号如图4.37(a)所示。 ⑴ F(A,B,C)?⑵ F(A,B,C)?

?m(2,4,5,7) ?M(0,6,7)

⑶ F(A,B,C)?(A?B)(B?C)

⑷ F(A,B,C,D)?BC?ACD?ACD?ABCD?ABCD ⑸ F(A,B,C,D)??m(0,2,3,5,6,7,8,9)??d(1015)

题4.9解:如将A、B、C按高低位顺序分别连接到数据选择器74151的地址码输入端,将数据选择器的输出作为函数值F。则对各题,数据选择器的数据输入端信号分别为:(注意,数据选择器的选通控制端ST必须接有效电平,图略)

⑴ D0?D1?D3?D6?0,D2?D4?D5?D7?1 ⑵ D0?D6?D7?0,D1?D2?D3?D4?D5?1 ⑶ D0?D2?D3?D6?0,D1?D4?D5?D7?1 ⑷ D0?D5?D,D1?D4?D,D2?D6?1,D3?D7?0 ⑸ D0?D,D2?D,D1?D3?D4?1,D5?D6?D7?0或1

4.11图P4.11为4线-2线优先编码器逻辑符号,其功能见图4.3(a)真值表。试用两个4

线-2线优先编码器、两个2选1数据选择器和一个非门和一个与门,设计一个带无信号编码输入标志的8线-3线优先编码器。

HPRI/BCDX0X1X2X3123412A0A1EO

图 P4.11

题4.11解:由图4.3(a)真值表可见,当编码器无信号输入时,EO?1,因此可以利用EO的状态来判断扩展电路中哪一个芯片有编码信号输入。所设计电路如图题解4.11所示,由电路可见,当高位编码器(2)的EO?0时,表示高位编码器(2)有编码信号输入,故选通数据选择器的0通道,将高位编码器(2)的码送到YY10端;当高位编码器(2)的

EO?1时,表示高位编码器(2)无编码信号输入,而低位编码器(1)有可能有编码信

号输入,也可能无编码信号输入,则将低位编码器(1)的码送到YY10端(当无编码信号输入输入时,YY。编码器输出的最高位码,由高位编码器(2)的EO信号取反获10?00)得。由电路可见,EOY?1表示无编码信号输入。

HPRI/BCDX0X1X2X312341&EOYY0(1)2MUX01EOAHPRI/BCDX4X5X6X712341MUX01(2)2Y1A1EOY2

图 题解4.11

4.13 试用一片3线—8线译码器74138和两个与非门实现一位全加器。译码器74138功能

表如表4.6所示。

题4.13解:全加器的输出逻辑表达式为:

Si(Ai,Bi,Ci?1)?(AiBi?ABii)Ci?1?(AiBi?ABii)Ci?1? Ci(Ai,Bi,Ci?1)?(AiBi?AiBi)Ci?1?AiBi??m(1,2,4,7)

?m(3,5,6,7)

式中,Ai、Bi为两本位加数,Ci?1为低位向本位的进位,Si为本位和, Ci为本位向高位的

进位。根据表达式,所设计电路如图题解4.13所示。

BIN/OCTAiBiCi-112401234&Si1&5&CiEN7413867图 题解4.13

4.15 写出图P4.15所示电路的输出最小项之和表达式。

MUXdc1010123}G03F(a,b,c,d)ab1FAClSCO=11图P4.15

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