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图 55：Via Model Extraction Setup窗口
在InterconnectModels栏眉中的下方还有几个选项，勾选Differential Extraction Mode使能差分对的提取，不选Diffpair Topology Simplification禁用差分对模型简化功能，Plane Modeling用于SSN同步开关噪声仿真，是否勾选与本案例无关。
图 56：Analysis Preferences窗口Simulation栏眉
在Simulation栏眉中，各项参数或选项的说明如下：
图 57：Analysis Preferences窗口S-Parameters栏眉
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栏目名称 Pulse Cycle Count Pulse Clock Frequency Pulse Duty Cycle Pulse/Step Offset Fixed Duration Waveform Resolution Measure Delay At Driver Pin Measurement Location Receiver Pin Measurement Location Report Source Sampling Data Report Single Ended Results for Diffpairs Prefer fastest aggressor on victim component Simulator Screen both drivers of Diffpair 内容 当选择脉冲激励仿真时，脉冲的周期数在此设置。 当选择脉冲激励仿真时，脉冲的时钟频率在此设置。 当选择脉冲激励仿真时，脉冲的占空比在此设置。 当选择脉冲激励仿真时，脉冲的偏移量在此设置。 当勾选时，仿真将持续本栏中填入的时间。默认不勾选，以激励持续时间为仿真时间。 波形分辨率，表征波形取点的间隔时间，数值越小，仿真精度越高，但耗时越多。一般分辨率应至少小于波形上升时间的十分之一。本案例可取20ps. 设定延迟测量点，可设置为Input Threshold或Vmeas，用于确定缓冲器延迟（Buffer Delay）的测量电压是输入阈值电压Vil和Vih，或是预设的缓冲器延迟测量阈值电压Vmeas。 驱动器的测量位置，可以选择Die、Pin或Model Defined，分别是晶元焊盘、封装管脚和DML模型所定义的位置。建议将默认的Model Defined改为Die，这里得到的波形才是真实的输出波形。 接收器的测量位置，同上。同样建议设置为Die。 当勾选时，Allegro PCB SI会将驱动器当作一个接收器一样给出数据报告。默认不勾选。 当勾选时，Allegro PCB SI会将差分对当作单端信号给出结果报告。默认不勾选。 当勾选时，Allegro PCB SI会寻找最快的干扰源。默认勾选。 仿真器，对于Allegro PCB SI有两种可选，其中默认的tlsim是自带的，而如果选择HSpice需要有Synopsys公司的HSpice软件。 当勾选时，信号质量筛选会对差分对正负信号驱动都执行。默认勾选。 表格 2：Simulation栏眉仿真参数
在Simulation栏眉中还有两个设置按钮，点击“Advanced Measurements Settings”按钮会打开Set Advanced Measurement Parameters对话框，主要用于设置Glitch容差。
图 58：Set Advanced Measurement Parameters对话框
点击“Fast/Typical/Slow Definitions”按钮会打开Fast/Typical/Slow Simulations Definition窗口，用于设置Allegro PCB SI在选择Fast/Typical/Slow类型执行仿真时，所对应的模型数据。
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图 59：Fast/Typical/Slow Simulations Definition窗口
图 60：Analysis Preferences窗口Units栏眉
图 61：Analysis Preferences窗口EMI栏眉
Units栏眉中可设定仿真中的默认单位，一般保持默认即可。
EMI栏眉在执行EMI仿真时使用，用于设置EMI等级，设计裕量和分析距离等。与本案例无关。
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图 62：Analysis Preferences窗口Power Integrity栏眉
Power Integrity栏眉是设定PI仿真（16.5版本命名为PDN Analysis）的参数，与本案例无关，不做详解。
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2.4.11
SI Design Audit相关
SI Design Audit命令在16.5版本中也得到了改善，虽然我们开始SI Design Setup时在Setup Category
Selection窗口已经勾选了“Run Audit upon completion of each setup categoty”选项（图10），但依然建议在SI Design Setup结束前在Setup Complete窗口（图51）点击Run SI Design Audit，或者在Allegro PCB SI界面下选择Setup -> SI Design Audit执行一次完成的仿真审核过程。原因是当我们按照SI Design Setup的步骤执行了靠后的环节时，部分设置可能影响到之前已有的设置，重新执行仿真审核可避免因此带来的问题。例如添加了芯片IBIS模型后，器件的PINUSE属性会依据IBIS模型中的缓冲器类型自动修改，这样就有可能出现我们之前没有注意到的电源和地管脚，有可能影响到仿真的执行。
图 63：SI Design Audit窗口审核项目选择界面
当点击SI Design Audit命令开始仿真审核时，SI Design Audit窗口会弹出并首先显示审核项目选择界面，保持默认的全选，点击下方的“Next”按钮，进入下一环节。
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