设计分频器实现：输入时钟频率为MHZ,输出00HZ、00HZ、5HZ、1HZ时钟

设计分频器实现：输入时钟频率为50MHZ，输出400HZ、100HZ、25HZ、1HZ时钟

module div(clk_50MHz,clk_400Hz,clk_100Hz,clk_25Hz,clk_1Hz); input clk_50MHz;

output clk_400Hz,clk_100Hz,clk_25Hz,clk_1Hz; reg clk_400Hz,clk_100Hz,clk_25Hz,clk_1Hz; reg [15:0] cnt1;

always@(posedge clk_50MHz) if(cnt1==16'd62499) begin cnt1<=0;

clk_400Hz<=~clk_400Hz; end else

cnt1<=cnt1 1'b1;

reg [1:0] cnt2;

always@(posedge clk_400Hz) if(cnt2==1'b1) begin cnt2<=0;

最新可编辑word文档

clk_100Hz<=~clk_100Hz; end else

cnt2<=cnt2 1'b1;

reg [1:0] cnt3;

always@(posedge clk_100Hz) if(cnt3==1'b1) begin cnt3<=0;

clk_25Hz<=~clk_25Hz; end else

cnt3<=cnt3 1'b1;

reg [5:0] cnt4;

always@(posedge clk_100Hz) if(cnt4==6'd49) begin cnt4<=0;

clk_1Hz<=~clk_1Hz; end else

cnt4<=cnt4 1'b1; endmodule

[此文档可自行编辑修改，如有侵权请告知删除，感谢您的支持，我们会努力把内容做得更好]

最新可编辑word文档