实验1 分频器实验
一、 预备知识
1. 预习Altera公司quartus 4.0软件的使用方法。 2. 预习FPGA的基本编程技术。 3. 复习数字电路中关于计数器的知识。
二、 实验目的
1. 掌握quartus 4.0 软件的基本操作。 2. 完成分频器的实验。
三、 实验仪器
1．LTE-TX-02E型通信原理实验箱
2．计算机（带quartus II 开发环境） 3．JTAG下载电缆 4．8号板 5．示波器
一台 一台 一根 一块 一台
四、 实验原理
分频器在FPGA程序设计中应用非常广泛。例如，编码、译码、数字锁相环等。分频器一般是由计数器实现的。分频器的程序流程下图所示。
其中N是计数器预置值，控制分频比。程序开始将计数器清零。然后，计数器进行加操作。当计数器的值小于N/2时，输出1。当计数器的值大于等于N/2时，输出0。分频比与N是N＋1的关系。
判决N/2时刻是为了输出占空比为50%的方波。当N为奇数时，可取N/2＋0.5。这时输出信号占空比不为50%。
在quartus 4.0软件中可采取两种编程方式：一、原理图法。二、VHDL语言编程法。 其各有优缺点。原理图法程序结构可以看的很清楚，而且quartus提供了非常丰富的lpm库，可以大大提高编程的效率和可靠性。VHDL语言编程对于非常复杂，用原理图难以描述的程序有很好的效果。在不同情况下结合这两种编程方法，可以收到很好的效果。
程序开始计数器清零计数器加1N/2检测分频输出是计数器的值等于预置数N？否 五、 课题设计要求
FPGA的17脚输入主时钟为24M。设计分频比为100的分频器。在程序中定义的端口是：
输入：
CLK_MAIN ： 时钟输入端，由8号板晶振产生，频率为24MHz。 输出：
DIVIDE_OUT ： 分频输出。 说明：
CLK_MAIN ： 8号板的FPGA的17脚，24Mhz方波信号。无测试点。 DIVIDE_OUT ： 8号板FPGA的75脚，测试点名称为“串口时钟”。
六、 实验步骤
1. 将LTE-TX-02E二次开发光盘内 “\\二次开发\\程序\\DIVIDE\\VHDL\\ student”路径
下的文件夹“DIVIDE_100”拷入机器内，它为学生准备了基本的程序框架。注意，文件夹中的文件不要随便改动，特别是管脚定义、器件定义，否则会损坏器件。 2. 在quartus 4.0中打开工程文件DIVIDE_100.qpf。
3. 学生在DIVIDE_100.VHD中添加代码。然后，编译仿真后。经老师检查后方可下载
（确认管脚分配正常）。
4. 关电，将JTAG下载电缆与8号板的J601（JTAG下载）连接，注意连接方向。 5. 开电，将程序下载至FPGA中。
6. 用示波器观察8号板上测试点“串口时钟”，看输出信号是否为240k的占空比为
50%的方波。
7. 实验完成后复原LTE-TX-02E实验箱。