25，用一个512KB×8位的Flash存储芯片组成一个4M×32位的半导体只读存储器，存储器按字编址，试回答以下问题： 1） 该存储器的数据线和地址线数分别是多少？ 2） 共需要几片这样的存储芯片？ 3） 说明每根地址线的作用
26、一个四体并行交叉存储器，每块容量是64K×32位，存取周期为200ns，
问：
1）在一个存取周期中，存储器能向CPU提供多少位二进制信息？
2）若存取周期为400ns，则在0.1μs内每个存储体可向CPU提供32位二进制
信息，这说法正确否？为什么？
27、某个Cache的容量大小为64KB，行长为128M，且是四路组相联Cache，
主存使用32位地址，按字节编址。则：
1）该Cache共有多少行？
2）该Cache的标记阵列中需要有多少标记项？每个标记项中标记位长度是多
少？
3）该Cache采用LRU替换算法，若该Cache为写直达式Cache时，标记阵列 中总共需要多大的存储容量？写回式又该如何？（提示：四路组相联Cache
使用LRU算法的替换算法控制位为2位）
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28、某一个计算机系统采用虚拟页式存储管理方式，当前在处理机上执行的某一个进程的页表如下图，所有的数字均为十进制，每一项的起始编号是0，并且所有的地址均按字节编址，每页大小为1024字节。 逻辑页号 存在位 引用位 修改位 叶框号 1） 将下列逻辑地址转换为物理地址，写出计算过程，对不能计算的说明为什
么？
2） 假设程序要访问第二页，页面置换算法为改进的Clock算法，请问该淘汰
哪页？页表如何修改？上述地址的转化结果是否改变？变成多少？
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29、一个两级存储器系统有8个磁盘上的虚拟页面需要映像到主存中的4个页中。某程序生成以下访存页面序列：1，0，2，2，1，7，6，7，0，1，2，0，3，0，4，5，1，5，2，4，5，6，7，6，7，2，4，2，7，3。采用 LRU替换策略，设初始时主存为空。
1）画出每个页号访问请求之后存放在主存中的位置； 2）计算主存的命中率。
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30、设存储器容量为32字，字长64位，模块数m=4，分别用顺序方式和交
叉方式组织。存储周期T=200ns，数据总线宽度为64位，总线传送周期 =50ns。求顺序存储器和交叉存储器的带宽各是多少？
31、设有8个模块组成的八体存储结构，每个模块的存取周期为400ns，存储字长为32位。数据总线宽度为32位，总线传输周期为50ns，求顺序存储（高位交叉）和交叉存储（低位交叉）的存储带宽。
32、若低位交叉的8体并行主存按字节编址，每个模块的读写宽度为两个字节，请图示8体交叉并行主存的编址情况，若每个模块的读写周期均为250ns，求8体交叉并行主存的带宽。若读操作所涉及的8个单元地址为下列两种情况，试分别计算这两种情况时8体交叉并行主存的实际带宽。 1）8880H，8881H，8882H，8883H，8884H，8885H，8886H，8887H 2）8880H，8884H，8888H，888CH，8890H，8894H，8898H，889CH 33、有一个整数型数组a[16]，存储在4体交叉的存储器中的存储位置如图所示，CPU每隔1/4存储周期启动一个访问操作，问依次完成这16个字需要多少个存储周期？
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34、假设Cache中有4个块，采用全相联映射方式和LRU替换算法。程序
访存的块流地址流为1、5、7、1、B、3、7、1、B、1、4、B。问Cache命中多少次1。
35、CPU执行一段程序时，Cache完成存取的次数为5000次，主存完成的
存取次数为200次。已知Cache的存取周期tc为40ns，主存的存取周期为tm为160ns，分别求（当Cache不命中时才启动主存）： 1）Cache的命中率h； 2）平均访问时间；
3）Cache—主存访问系统的访问效率e。
36、已知Cache命中率h=0.98，主存比Cache慢4倍，已知主存存取周期
为200ns，求Cache—主存刺探的效率和平均访问时间。
37、已知Cache—主存系统效率为85%，平均访问时间为60ns，Cache比
主存快4倍，求主存存储器周期是多少？Cache命中率是多少？
38、假设机器周期为10ns，Cache的访问时间为1个周期，主存访问时间
是20个周期，回答以下问题：
1）设命中率为95%，求平均访问时间；
2）如果Cache容量增加一倍而使命中率提高到97%，然而因此使机器周期延长到12ns，这样的改动方案是否值得采取？
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