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图2 74LS192 管脚图
UP为加计数时钟输入端
CPU为进位输出：1001状态后负脉冲输出， CPD为借位输出：0000状态后负脉冲输出。 D0~D3为数据输入端 Q0~Q3为数据输出端
74LS192 的功能表如图3：
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图3 74LS192 的功能表
用三个74LS192构成的减计数器如图4
74LS192是可预置的十进制同步加/减计数器，计数器初始状态与减法还是加法无关。
计数器有清零引脚MR，清零后，不论出于加减状态，计数器输出均为0。计数器还具有加载功能，加载后，计数器不论原先是什么值，输出为加载值。 不进行清零和加载操作，计数器一直循环计数，无所谓从哪里开始。
减法计数时，0变9时，借位输出有效，从这个角度讲，可以认为从9开始，就如加计数是9变0时进位，可以认为从0
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开始在LD为高电平时输出端则输出为你设置的那个数。
图4 减计数器
74LS192输入端4个开关，可以实现999秒内任意时间的倒计时。通过开关的高低电平状态，给74LS192 置数。
J1、J2、J3、J4负责U7的置数接高电平有效低电平无效，
实现百位数字0-9的调节；
J5、J6、J7、J8负责U8的置数接高电平有效低电平无效，实现十位数字0-9的调节；
J9、J10、J11、J12负责U9的置数接高电平有效低电平无效，实现个位数字0-9的调节；
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J13控制U7、U8、U9的置数端来控制置数是否有效； J14暂停器；
J15压控开关，高电位时导通。 4.译码器和显示管的原理与分析
A:74LS47芯片是一种常用的七段数码管译码器驱动器，常用在各种数字电路和单片机系统的显示系统中。
74LS47其引脚排列如图5
图5 74LS47 管脚图 74LS192 的功能表如图6
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