0.18umCMOS反相器的设计与仿真
2016311030103 吴昊
一．实验目的
在SMIC 0.18um CMOS mix-signal环境下设计一个反相器，
使其tpHL=tpLH，并且tp越小越好。利用这个反相器驱动2pf电容，观察tp。以这个反相器为最小单元，驱动6pf电容，总延迟越小越好。制作版图，后仿真，提取参数。
二．实验原理
1.反相器特性
1、输出高低电平为VDD和GND,电压摆幅等于电源电压； 2、逻辑电平与器件尺寸无关；
3、稳态是总存在输出到电源或者地通路； 4、输入阻抗高；
5、稳态时电源和地没通路； 2.开关阈值电压Vm和噪声容限
Vm的值取决于kp/kn
所以P管和N管的宽长比值不同，Vm的值不同。增加P管宽度使Vm移向Vdd，增加N管宽度使Vm移向GND。当Vm=1/2Vdd时，得到最大噪声容限。
要使得噪声容限最大，PMOS部分的尺寸要比NMOS大，计算结果是3.5倍，实际设计中一般是2~2.5倍。
3.反向器传播延迟优化
1、使电容最小（负载电容、自载电容、连线电容） 漏端扩散区的面积应尽可能小
输入电容要考虑： （1）Cgs 随栅压而变化 （2）密勒效应 （3）自举电路
2、使晶体管的等效导通电阻（输出电阻）较小： 加大晶体管的尺寸（驱动能力）
但这同时加大自载电容和负载电容（下一级晶体管的输入电容） 3、提高电源电压
提高电源电压可以降低延时，即可用功耗换取性能。但超过一定程度后改善有限。电压过高会引起可靠性问题.当电源电压超过2Vt以后作用不明显. 4、对称性设计要求
令Wp/Wn=μp/μu 可得到相等的上升延时和下降延时，即tpHL=tpLH。仿真结果表明：当P，N管尺寸比为1.9时，延时最小，在2.4时为上升和下降延时相等。 4.反相器驱动能力考虑
1.单个反相器驱动固定负载
tp0为反相器的本征延迟，S是反向尺寸与参照反相器尺寸的比值。tp0与门的尺寸大小无关而仅与工艺及版图有关。
无负载时，增加门的尺寸不能减少延迟。有负载时，S很大时（大于等于10）使反相器延迟趋于本征延迟，因此继续加大尺寸不会有什么改善而只会显著增加面积。、
2.反相器驱动大负载电容（反相器链）
给定负载 CL ，给定输入电容 Cin时，可由公式
得到尺寸放大系数f和反相器级数N的关系。
又因为驱动大负载电容时最优f=3.6，tp最小。所以即可以确定一个正确的反相器级数N来最小化延迟。
三．实验内容
1.反相器设计
经过不断的调整与仿真，在保证VM=1/2（VDD）=900mv同时尽量减小延时，最终确定Wp/Wn=47u/15u,管子较大为了确保反相器链的级数不 会过多。