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Cortex-M系列
M0：
Cortex-M0是目前最小的ARM处理器，该处理器的芯片面积非常小，能耗极低，且编程所需的代码占用量很少，这就使得开发人员可以直接跳过16位系统，以 接近8 位系统的成本开销获取 32 位系统的性能。Cortex-M0 处理器超低的门数开销，使得它可以用在仿真和数模混合设备中。
M0+：
以Cortex-M0 处理器为基础，保留了全部指令集和数据兼容性，同时进一步降低了能耗，提高了性能。2级流水线，性能效率可达1.08 DMIPS/MHz。
M1：
第一个专为 FPGA 中的实现设计的 ARM 处理器。Cortex-M1 处理器面向所有主要 FPGA 设备并包括对领先的 FPGA 综合工具的支持，允许设计者为每个项目选择最佳实现。
M3：
适用于具有较高确定性的实时应用，它经过专门开发，可使合作伙伴针对广泛的设备（包括微控制器、汽车车身系统、工业控制系统以及无线网络和传感器）开发高性能低成本平台。此处理器具有出色的计算性能以及对事件的优异系统响应能力，同时可应实际中对低动态和静态功率需求的挑战。
M4：
由 ARM 专门开发的最新嵌入式处理器，用以满足需要有效且易于使用的控制和信号处理功能混合的数字信号控制市场。
M7：
在 ARM Cortex-M 处理器系列中，Cortex-M7 的性能最为出色。它拥有六级超标量流水线、灵活的系统和内存接口（包括 AXI 和 AHB）、缓存（Cache）以及高度耦合内存（TCM），为MCU 提供出色的整数、浮点和 DSP 性能。
互联：64位 AMBA4 AXI, AHB外设端口 (64MB 到 512MB) 指令缓存：0 到 64kB，双路组相联，带有可选 ECC 数据缓存：0 到 64kB，四路组相联，带有可选 ECC 指令TCM：0 到 16MB，带有可选 ECC 数据TCM：0 到 16MB，带有可选 ECC
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Cortex-M系列规格对比
类别 体系结构 ISA支持 DSP扩展 M0 ARMv6M（冯诺依曼） Thumb,Thumb-2 M3 ARMv6M（哈佛） Thumb,Thumb-2 M4 ARMv6M（哈佛） Thumb,Thumb-2 单周期16/32位 MAC 单周期双16位 MAC 8/16位 SIMD 运算 硬件除法（2-12 周期） 单精度浮点单元 符合 IEEE 754 3级+分支预测 1.25~1.52 8~256 最多240个 M7 ARMv7-M（哈佛） Thumb,Thumb-2 单周期16/32位 MAC 单周期双16位 MAC 8/16位 SIMD 运算 硬件除法（2-12 周期） 单和双精度浮点单元 与IEEE 754 兼容 6级超标量 + 分支预测 2.14/2.55/3.23 NMI + 1~240物理中断 8~256 最多240个 可选的8/16区域 MPU，带有子区域和背景区域 集成 WFI 和 WFE 指令以及Sleep On Exit功能。 休眠和深度休眠信号。 ARM 电源管理工具包及可选Retention模式 浮点单元 流水线 DMISP/MHz 中断 中断优先级 内存保护 睡眠模式 3级 0.9~0.99 NMI+1-32物理中断 集成的 WFI 和 WFE 指令和“退出时睡眠”功能。 睡眠和深度睡眠信号随 ARM 电源管理工具包提供的可选的Retention 模式 3级 1.25~1.50 8~256 最多240个 NMI+ 1-240物理中断 NMI + 1~240物理中断 唤醒中断控制器 带有子区域和后台区带有子区域和后台区域域的可选 8 区域 MPU 的可选8区域 MPU 集成的 WFI 和 WFE 指令和“退出时睡眠”功能。 睡眠和深度睡眠信号。 随 ARM 电源管理工具包提供的可选保留模式 集成WFI 和WFE 指令和“退出时睡眠”功能。 睡眠和深度睡眠信号。 随 ARM 电源管理工具包提供的可选 Retention 模式 增强的指令 硬件单周期 (32x32) 硬件除法（2-12 个周 乘法选项 期）和单周期 (32x32) 乘法、饱和数学支持。 可选 JTAG 和可选 JTAG 和串行线Serial-Wire 调试端调试端口。最多 8 个口。最多 4 个断点和 2 断点和 4 个检测点。 个观察点 调试 可选 JTAG 和可选的 JTAG 和 串行Serial-Wire 调试端口。线调试 端口。最多 8 最多 8 个断点和 4 个个断点和 4 个观察点。 检测点。 可选指令跟踪 (ETM)、数据跟踪 (DWT) 和测量跟踪 (ITM) 跟踪 可选指令跟踪 (ETM)、可选指令跟踪 (ETM)、数数据跟踪 (DWT) 和测据跟踪 (DWT) 和测量跟量跟踪 (ITM) 踪 (ITM)
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Cortex-A系列：
ARM Cortex-A 系列是一系列用于复杂操作系统和用户应用程序的应用程序处理器。Cortex-A 系列处理器支持 ARM、Thumb 和 Thumb-2 指令集。
A5：
一个高性能、低功耗的ARM宏单元，带有L1高速缓存子系统，能提供完全的虚拟内存功能。Cortex-A5 处理器实现了 ARMv7 体系结构并运行 32 位 ARM 指令、16 位和 32 位 Thumb 指令，还可在 Jazelle 状态下运行 8 位 Java 字节码。Cortex A-5 是最小以及最低功耗的 Cortex-A 处理器，但处理性能比其他A系列差。
A7：
Cortex-A7 处理器的功耗和面积与超高效 Cortex-A5 相似，但性能提升 15~20%，Cortex-A7是ARM的大小核设计中的小核部分，并且与高端 Cortex-A15 CPU 体系结构完全兼容。Cortex-A7处理器包括了高性能处理器Cortex-A15的一切特性，包括虚拟化（virtualization）、大容量物理内存地址扩展（Large Physical Address Extensions (LPAE)，可以寻址到1TB的存储空间）、NEON、VFP以及AMBA 4 ACE coherency （AMBA4 Cache Coherent Interconnect (CCI)）。Cortex-A7支持多核MPCore的设计以及Big+Little的大小核设计。小型高能效的 Cortex-A7 是最新低成本智能手机和平板电脑中独立 CPU 的理想之选，并可在 big.LITTLE 处理配置中与 Cortex-A15 结合。
A8：
第一个使用ARMv7-A架构的处理器，很多应用处理器以Cortex-A8为核心。
Cortex-A8 处理器是一个双指令执行的有序超标量处理器，针对高度优化的能效实现可提供 2.0 Dhrystone MIPS（每 MHz），这些实现可提供基于传统单核处理器的设备所需的高级别的性能。Cortex-A8 在市场中构建了 ARMv7 体 系结构，可用于不同应用，包括智能手机、智能本、便携式媒体播放器以及其他消费类和企业平台。分开的L1指令和数据cache大小可以为16KB或者 32KB，指令和数据共享L2 cache，容量可以到1MB。L1和L2 cache的cache数据宽度为128比特，L1 cache是虚拟索引，物理上连续，而L2完全使用物理地址。Cortex-A8的L1 cache行宽度为64byte，L2 cache在片内集成。另外和Cortex-A9相比，由于Cortex-A8支持的浮点VFP运算非常有限，其VFP的速度非常慢，往往相同的浮点运 算，其速度是Cortex-A9的1/10。Cortex-A8能并发某些NEON指令（如NEON的load/store和其他的NEON指令），而 Cortex-A9因为NEON位宽限制不能并发。Cortex-A8的NEON和ARM是分开的，即ARM核和NEON核的执行流水线分开，NEON访 问ARM寄存器很快，但是ARM端需要NEON寄存器的数据会非常慢。
A9：
Cortex-A9 MPCore或者单核处理器单MHz性能比Cortex-A5 或者 Cortex-A8高，支持ARM, Thumb, Thumb-2, TrustZone, Jazelle RCT，Jazelle DBX技术。L1的cache控制器提供了硬件的cache一致性维护支持多核的cache一致性。核外的L2 cache控制器(L2C-310, or PL310) 支持最多8MB的cache。Cortex-A9的L1 cache行宽度为32byte，L2 cache因为多核的原因在核外集成，即通过SCU来访问多核共享的L2 cache。
常见的Cortex-A9处理器包括nVidia's 双核Tegra-2, 以及TI's OMAP4平台。使用
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