令A=11,B=01,C=10,得二进制状态表。.采用D触发器，经卡诺图化简得激励方程：
D2?y1?xiy2?yiy2;D1?y2?yiy1?xiy1
所设计的同步时序逻辑电路为：
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习题五
5.1 分析图5.35所示的脉冲异步时序电路。 解：各触发器的激励方程和时钟方程为:
J1?K1?1；J2?Q3,K2?1；J3?Q2Q3,K3?1 CP1?CP；CP2?CP3?Q1
∴各触发器的状态方程为：
n?1Q1?Q1 （CP的下降沿触发）；
n?1Q2?Q2Q3 （Q1的下降沿触发）； n?1Q3?Q2Q3 （Q1的下降沿触发）
该电路是一能自启动的六进制计数器。
5.2 已知某脉冲异步时序电路的状态表如表5.29所示，试用D触发器和适当的逻辑门实现该状态表描述的逻辑功能。
解：表5.29所示为最小化状态表。根据状态分配原则，无“列”相邻（行相邻在脉冲异步时序电路中不适用。），在“输出” 相邻中，应给AD、AC分配相邻代码。取A为逻辑0，如下卡诺图所示，状态赋值为：A=00，B=11；C=01；D=10。于是，二进制状态表如下，根据D
触发器的激励表可画出CP2、D2、CP1、D1、Z的卡诺图，得到激励函数和输出函数，以及画出所设计的脉冲异步时序电路。
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得激励方程和输出方程： CP2?x2；
D2?x1?Q2x2?x3； CP1?Q2x2?x3； D1?Q1x2?Q1x3；
Z?x3Q1?x3Q2?x3(Q1?Q2)。
5.3 设计一个脉冲异步时序电路，该电路有三个输入端x1、x2和x3，一个输出端Z。仅当输入序列x1-x2-x3出现时，输出Z产输出脉冲，并且与输入序列的最后一个脉冲重叠。试作出该电路的原始状态图和状态表。 解：
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5.4 分析图5.36所示的电平异步时序电路。 解：（一）写出激励函数和输出函数表达式： Y2?x2?x1y2y1?x1y1；
Y1?x2x1?x1y2?x2y1；
Z?x2y1
（二）作状态流程表。
(三) 作时间图。
设输入状态x2x1的变化序列为00→01→11→10→00→10→11→01，初始总态为（x2x1，
。从本题的状态流程表推演出总响应序列为 y2y1）=（00，00）
(三)电路功能：当输入状态x2x1的变化序列为01→11→10→00时，电路输出高电平1，其余情况输出低电平0。因此，该电平异步时序电路为01→11→10→00序列检测器。
5.5 某电平异步时序电路有输入x1和x2及输出Z。当输入x1为0，输入x2从0跳变到1时，输出Z为1；当输入x1为1，输入x2从1跳变到0时，输出Z也为1；当输入x1和x2相同时，输出Z则为0；当为其他情况时，输出Z保持不变。试建立该电路的原始流程表。
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5.6
将表5.30所示原始流程表简化为最简流程表。
解：从隐含表得相容状态对有：（1，3）、（2，4）、（2，5）、（4，5）、（5，6）。
作合并图得最大相容类为（1，3）、（2，4，5）、（5，6）。 用a代表（1，3），b代表（2，4），c代表（5，6）得最小化流程表：
5.7 判断图5.37电平异步时序电路是否存在
竞争。
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