目 录
第一章 绪论 ....................................................................................................................... 1
1.1 锁相环（PLL）－全数字锁相环（ADPLL）的发展过程 ............................................ 1 1.2 锁相环（PLL） ......................................................................................................... 1
1.2.1 锁相环的发展及应用 ....................................................................................... 1 1.2.2 锁相环的分类与特点 ....................................................................................... 2 1.2.3 锁相环的优点 .................................................................................................. 3 1.3 全数字锁相环的现状及发展 ...................................................................................... 3 1.4 本论文的研究内容 .................................................................................................... 4
第二章 全数字锁相环的开发系统 ................................................................................... 5
2.1 EDA技术简介 .......................................................................................................... 5
2.1.1 EDA的发展 .................................................................................................... 5
2.1.2 EDA技术的主要内容 ...................................................................................... 5 2.1.3 EDA技术的基本特征及特点 ............................................................................ 5 2.1.4 EDA设计工具 ................................................................................................. 6 2.2 现场可编程门阵列（FPGA）..................................................................................... 6 2.3 硬件设计语言－VHDL .............................................................................................. 6
2.3.1 VHDL语言简介 .............................................................................................. 6 2.3.2 VHDL语言的特点 ........................................................................................... 7 2.4 软件开发工具－MAX＋plus II ................................................................................... 8
2.4.1 MAX+PLUSⅡ概述.......................................................................................... 8 2.4.2 Max+plusⅡ功能简介 ....................................................................................... 9 2.4.3 Max+plusⅡ设计流程 ...................................................................................... 11 2.5 实验开发系统 ..........................................................................................................12
第三章 设计总体规划 ..................................................................................................... 13
3.1 整体方案 .................................................................................................................13 3.2 关于全数字锁相环设计的几种方案 ...........................................................................13 3.3 设计分工 .................................................................................................................16
3.3.1 模块划分 ........................................................................................................16
第四章 基于VHDL的全数字锁相环的设计 ................................................................ 17
4.1 全数字锁相环的介绍 ................................................................................................17 4.2 ADPLL结构及工作原理 ...........................................................................................17 4.3 全数字锁相环模块介绍 ............................................................................................18 4.4 全数字锁相环的VHDL设计.....................................................................................18
4.4.1 全数字锁相环的基本结构框图 ........................................................................18
4.4.2 全数字锁相环各模块原理及子程序设计 ..........................................................19 4.4.3 总体模块、仿真及体统性能分析 .....................................................................23
第五章 总结 ....................................................................................................................... 28 致 谢 ............................................................................................................................... 29 参考文献 ............................................................................................................................. 30
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第一章 绪论
1.1 锁相环（PLL）－全数字锁相环（ADPLL）的发展过程
锁相环从30年代开始发展， 1932年，De Bellescize实现了第一个PLL，这个法国工程师称该发明为“相关通信”（coherent conmmunication）。直到实现可应用PLL集成电路，PLL才广泛应用到工业界。第一个PLL集成芯片大约出现在1965年，是一个纯粹的模拟器件。采用一个模拟乘法器作为鉴相器，环路滤波器用无源或有源RC滤波器实现，利用大家熟知的压控振荡器VCO产生PLL的输出信号。今天，我们称这种类型的PLL为“线性PLL”（LPLL）。在接下来的几年里，PLL缓慢而稳定的转移到数字领域。大约在1970年，出现了第一个数字PLL（DPLL），实际上，它是一个混合器件，仅仅鉴相器采用数字电路实现，即使用一个异或门（EXOR）或者一个JK触发器，剩下的模块仍然是模拟电路。随着数字电路技术的发展，数字锁相环在调制解调、频率合成、FM 立体声解码、彩色副载波同步、图象处理等各个方面得到了广泛的应用。数字锁相环不仅吸收了数字电路可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。PLL是一个相位反馈控制系统，在DPLL中，由于误差控制信号是离散的数字信号，而不是模拟电压，因而受控的输出电压的改变是离散的而不是连续的；此外，环路组成部件也毫无例外地全部由数字功能模块组成，不包括任何无源元件，如电阻和电容等，故而这种锁相环就称之为全数字锁相环（简称ADPLL）[1][2] 。
1.2 锁相环（PLL）
1.2.1 锁相环的发展及应用
锁相环（PLL）是一种电路，它使一个特殊的系统去跟踪另一个系统，更确切地说，PLL是一种使输出信号（由振荡器产生的）与参考信号即输入信号在相位与频率上同步的一种电路。同步状态常称为锁定，在此状态下振荡器的输出信号与参考信号之间的相位误差是零，或者非常小，但保持常数。 如果存在相位误差，通过一种控制机理使控制电路作用于振荡器的方式使相位误差再次降低为最小值，在这种控制系统中，输出信号的相位实际上是锁定在参考信号的相位上，因此我们称之为锁相环。
锁相环技术早期是为了解决接收机的同步接收问题，即接收机本振频率与输入信号的载频相等，相位同步。后来在电视接收机的扫描电路中应用锁相环，减少了噪声对同步的影响，使电视图象同步性能得到很大改善，使锁相技术得到了广泛应用。但
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是由于过去电子器件和材料工艺的限制，其制作复杂、成本较高，因此仅在要求较高的通讯、精密测量仪器以及电视机中采用。随着电子技术的发展，特别是由于空间技术应用的需要，进一步推动了锁相技术的发展。从航天技术、无线电通讯、广播、雷达、导航、激光通讯、工农业生产的自动控制、遥控遥测到精密仪器测量、测绘制图自动化等各个方面都广泛使用锁相环技术。随着集成电路技术的发展，逐步出现了集成的环路部件、通用单片集成锁相环路以及各种专用集成锁相环路，使得锁相环路逐渐变成了一个成本低，使用简便的多功能组件，这就为锁相环技术在更广泛的领域应用提供了条件。锁相环的应用概括起来主要有：模拟与数字信号的相干解调，频率合成，锁相稳频，数字信号中同步信号的提取，跟踪与测距，自动频率控制，相干载波的提取以及模拟调频（调相）信号的产生等等方面[3]。 1.2.2 锁相环的分类与特点
锁相环路种类繁多，大致可将其分类如下： (1)按输入信号分：
①恒定输入环路－用于稳频系统。 ②随动输入环路－用于跟踪系统。 (2)按环路部件分：
①模拟锁相环路－环路部件采用模拟电路。
②取样锁相环路－将模拟锁相环路中普通鉴相器改为取样保持鉴相器就构成取样锁相环路。
③数字锁相环路－环路部件采用数字电路。根据环路部件是部分还是全部采用数字电路有部分数字环和全数字环。
④集成锁相环路－环路部件采用集成电
锁相环的特点概括起来就是“稳”、“窄”、“抗”、“同步”。
“稳”指的是锁相环的基本性能是输出信号频率稳定的跟踪输入信号的频率，它们不存在频率差而只有很小的稳态相位差。因此可以用锁相环做成稳频系统，例如微波稳频信号源，原子频率标准等。
“窄”指的是锁相环具有窄带跟踪性能。正是因为它的窄带特性，可以做成窄带跟踪滤波器。从输入的已调信号中提取基准的载波信号，实现相干性。因此在相干通信中得到广泛应用。
“抗”指的是锁相环的抗干扰性能，抑制噪声性能。理论分析表明，锁相环的环路信噪比比输入信噪比小得多，所以它可以广泛用于抗噪声干扰的装置。同时，锁相环又可以将深埋于噪声中的信息提取出来，因此它在弱信号提取方面发挥了很大的作用。
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“同步”是指锁相环的同步跟踪性能。如果数字信号本身含有位同步信息，利用锁相环可以从数字信号本身来提取位同步信号，所以锁相环在数字通信等系统中广泛的用做位同步装置[2][3]。 1.2.3 锁相环的优点
(1)可以实现理想的频率控制。这是由于环路锁定时，环路输出无剩余稳态频差存在所致。
(2)可以不用谐振线圈而具有较高的选择性。
(3)门限性能好。锁相环用做调频信号解调器时，其门限性能要比普通鉴相器要改善5db左右。
(4)易于集成化与数字化。组成环路的基本部件易于采用模拟集成电路，环路实现数字化后，更易于采用数字集成电路。锁相环的集成化、数字化为减小体积、降低成本、提高可靠性实现多用途提供了有利条件[3]。
1.3 全数字锁相环的现状及发展
数字锁相环（DPLL）是一个半模拟电路，它仍应用一些象RC滤波器，电容，VCO等模拟器件。因为这些元件的关键参数会因元件的离散而改变，更糟的是，DPLL的中心频率受到了DPLL芯片上寄生电容的影响。它的变化范围太大，以至于在严格应用中必须进行调整。许多参数也受温漂和器件老化的影响。因此可以说数字锁相环是具有中间模拟信号的一种锁相环。
全数字锁相环（ADPLL）可以解决这些模拟电路的缺点，与旧的DPLL相比，ADPLL是完全的数字系统，首先，数字意味这这个系统只含有逻辑器件，而且数字还意味着整个系统的信号全是数字的。所以，ADPLL里的所有信号都是二进制的（或者是比特信号），这和经典的DPLL的情况一致，但是，这种信号也可以是“字”（WORD）信号，比如说，从数据寄存器、并行输出的计数器等类似器件出来的数字编码“字”信号。
所谓全数字锁相环路，就是环路部件全部数字化，采用数字鉴相器（DPD）、数字环路滤波器（DLF）、数控振荡器（DCO）构成锁相环路。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。
与传统的模拟电路实现的PLL相比，ADPLL具有精度高、不受温度和电压影响、环路带宽和中心频率编程可调、易于构建高阶锁相环等优点。随着集成电路技术的发展，不仅能够制成频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯
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片上去。在基于FPGA的通信电路中，可以把全数字锁相环路作为一个功能模块嵌入FPGA中，构成片内锁相环[1]。
传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。对于高阶全数字锁相环，其数字滤波器常常采用基于DSP的运算电路。这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路量，这给专用集成电路的应用和片上系统SOC（system on chip）的设计带来一定困难。另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N 后M 序列滤波器等。这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。
目前，已有单片集成全数字锁相环的商用产品，但作为某一个实际项目设计，需要的锁相电路特性不尽相同，有些现成的产品，不是成本高、体积大、资源浪费多，就是不能完全满足设计性能的要求。根据位移检测的特点，采用高密度可编程逻辑器件，可根据实际要求，充分利用器件资源，同时把一些相关的数字电路组合在一起，不仅提高了系统的集成度和可靠性，降低了功耗，降低了成本。而且使电路性能得到明显改善。
在用Altera公司的EPFl0K10TCl44-3芯片设计一种无线通信实验系统的FSK、DPSK、QAM调制解调器时，利用剩余的10％FPGA资源设计出了一种可编程全数字锁相环路，它成功地为该通信实验系统的调制解调器提供了64kHz、56kHz和16kHz三种精确、稳定的时钟信号[4]-[6]。
1.4 本论文的研究内容
本论文主要研究全数字式锁相环，应用EDA技术设计了该数字锁相系统，根据该锁相系统的具体结构，建立了系统数学模型，并对其系统性能进行了理论分析。采用自顶向下的模块化设计方法，用VHDL对全数字锁相环的各个部件分别进行编程设计，采用MAX+PLUSII软件对该系统做综合设计和仿真，并用FPGA 器件实现了锁相系统的硬件功能。
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