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EDA实训实验报告
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专 业：
指导教师：
学 号：
姓 名：
提交日期：
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不同类型的移位寄存器设计 13自动化 2016-7-8
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实验一 含同步预置功能的移位寄存器设计
一、实验目的
设计带有同步并预置功能的8位右移移位寄存器。 二、实验内容:
CLK 是移位时钟信号，DIN是8位并行预置数据端口，LOAD是并行数据预置使能信号，QB是串行输出端口
三、实验原理：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY SHFRT IS -- 8位右移寄存器 PORT ( CLK，LOAD : IN STD_LOGIC;
DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0); QB : OUT STD_LOGIC ); END SHFRT;
ARCHITECTURE behav OF SHFRT IS
BEGIN PROCESS (CLK, LOAD)
VARIABLE REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN
IF CLK'EVENT AND CLK = '1' THEN --检测时钟上升沿
IF LOAD = '1' THEN REG8 := DIN;
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--由（LOAD='1'）装载新数据
ELSE REG8(6 DOWNTO 0) := REG8(7 DOWNTO 1); END IF; END IF;
QB <= REG8(0); -- 输出最低位 END PROCESS; END behav; 引脚分配：
端口名 CLK DIN[7] DIN[6] DIN[5] DIN[4] DIN[3] DIN[2] DIN[1] DIN[0] LOAD QB 四、实验过程：
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端口模式 Input Input Input Input Input Input Input Input Input Input Output 引脚 PIN_53 PIN_66 PIN_64 PIN_62 PIN_61 PIN_58 PIN_57 PIN_56 PIN_55 PIN_54 PIN_52 .
引脚设定
五、实验结果：
输出波形图
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实验二 8位串入并出移位寄存器电路的设计
一、实验内容
用VHDL语言实现8位串入并出移位寄存器电路的设计。
二、实验原理
LIBRARY IEEE;
USE IEEE.Std_logic_1164.all; ENTITY text IS
PORT (a, b, clr, clock: IN BIT;
q : BUFFER BIT_VECTOR(0 TO 7)); END text;
ARCHITECTURE one OF text IS BEGIN
PROCESS (a,b,clr,clock) BEGIN
IF clr = '0' THEN q <= \ ELSE
IF clock'EVENT AND clock = '1' THEN
FOR i IN q'RANGE LOOP
IF i = 0 THEN q (i) <= (a AND b); ELSE
Q (i) <= q(i-1); END IF; END LOOP; END IF; END IF;
END PROCESS; END one; 保存本文本。
三、 仿真结果
建立仿真波形文件，进行时序防震，得到的仿真结果如下图1所示：
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