实验四 计数器的原理与应用
一、实验目的
1．掌握使用小规模集成器件设计同步计数器的方法； 2．掌握使用Verilog HDL设计计数器的方法。 3．掌握时序逻辑电路的软件仿真方法。 二、实验仪器及设备
1．PC机 1台（1G以上内存） 2．Quartus II 8.1 三、实验准备及预习
1．复习使用小规模集成器件设计计数器的方法；
2．复习Verilog HDL对计数器的建模方法，完成实验内容（三）要求的电路设计，写出实现代码。 四、实验内容
(一)分析图4-1所示电路
1.在Quartus II 8.1环境中完成电路图绘制、编译。
2.在Quartus II 8.1环境中建立仿真波形文件，进行电路仿真，并记录/打印仿真结果。
3.说明电路的逻辑功能，并画出逻辑电路图。
图4-1 用D触发器实现计数器
（二）用JK触发器设计一个加减可控的六进制计数器，要求有计数进位或借位输出。要求：
1.写出完整的设计过程。
2.在Quartus II 8.1环境中完成电路图绘制。
3.在Quartus II 8.1环境中建立仿真波形文件，进行电路仿真，并画出仿真结果。
(三)计数器的Verilog HDL建模
1.使用Verilog HDL描述模为20的BCD码计数器。要求： （1）电路能够按照BCD码进行计数； （2）电路具有同步置位端和异步复位端。
2.在Quartus II 8.1环境中完成设计代码的输入、编译。
3.在Quartus II 8.1环境中建立仿真波形文件，进行电路仿真，并画出仿真结果。