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SystemVerilog断言学习笔记1
一、前言
随着数字电路规模越来越大、设计越来越复杂，使得对设计的功能验证越来越重要。首先，我们要明白为什么要对设计进行验证？验证有什么作用？例如，在用FPGA进行设计时，我们并不能确保设计出来的东西没有功能上的漏洞，因此在设计后我们都会对其进行验证仿真。换句话说，验证的目的是彻底地验证被测设计以确保设计没有功能上的缺陷。而即将介绍的SystemVerilog断言便是一门重要的验证技术，它可以尽早发现设计的缺陷以及提高验证的效率。
二、基本概念
1、什么是断言
断言是设计属性的描述。而断言可以从设计的功能描述中推知，然后转换成断言。那么断言是如何表现的呢？当一个被检查的属性不像我们期望的那样表现时，则该断言失败；当一个禁止在设计中出现的属性发生时，则该断言失败。 2、为什么要使用SystemVerilog断言
Verilog HDL也能实现断言，但其存在不足之处：
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Verilog HDL是一种过程语言，不能很好地控制时序；
Verilog HDL是一种冗长的语言，随着断言数量的增加，维护代码将变得很困难； 语言的过程性使得测试同一时间段内发生的并行事件相当困难； Verilog HDL没有提供内嵌的机制来提供功能覆盖的数据。
而SystemVerilog断言具有如下特征：
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它是一种描述性语言，可以完美描述时序的状况； 语言本身非常精确且易于维护；
语言的描述性提供了对时间卓越的控制；
它提供了若干个内嵌函数来测试特定的设计情况，并且提供了一些构造来自动收集功能覆盖数据。
可见，使用SystemVerilog断言具有非常大的优势。
三、验证平台
一个包含SystemVerilog断言的验证环境如下图所示：
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注：约束随机测试平台可以用来产生更多真实的验证情景；代码覆盖则是验证完整性的基本衡量标准。
一般情况下，测试平台需要做三件事：
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1. 2.
产生激励； 自检机制； 衡量功能覆盖。
产生激励通俗来讲就是为被测设计提供输入信号。
自检机制则是使每个测试都能自动和动态地检验期望的结果。自检过程主要着眼于协议检验和数据检验。协议检验的目的是检验控制
信号的正确性；数据检验则是检验正在处理的数据的完整性。
3. 功能覆盖用于衡量验证完整性，它包含协议覆盖和测试计划覆盖两项衡量标准。协议覆盖是用来衡量一个设计的功能说明书中确定的
所有功能是否都测试过；测试计划则是衡量测试平台的穷尽性。
而SystemVerilog断言主要着重处理协议检验和协议覆盖两大类问题。
【SystemVerilog断言学习笔记2】断言的类型
SystemVerilog中包含并发断言和即时断言两种类型的断言。所谓并发断言就是在时钟边沿对变量进行采样并完成测试表达式的计算，它可以在模块、接口、过程块或程序中定义。这里有一点是需要声明的，对于变量的采样值是时钟边沿前一时刻相应变量的值。而即时断言只能在过程块中定义的，测试表达式的计算跟Verilog HDL过程块中的行为一样，即一旦事件发生变化则表达式立刻被求值。接下来通过modelsim对这两类的断言进行仿真测试，给大家一个直观的理解。 1、并发断言
<1>打开modelsim仿真软件，然后点击“File—>New—>Project…“，出现如下对话框，为对话框填上工程名以及路径，其他默认，点击”OK“后会弹出询问是否创建工程路径的对话框，选择”是“。
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<2>在下面的对话框中点击“Create New File”以新建源文件。
<3>为对话框填上新建文件名以及文件类型选为“SystemVerilog”，然后点击“OK”，“Close”。。。
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