一、(12（1）进（2）集
本题得分 分)填空和选择（每空1分）
制为一千的计数器至少应使用_________个触发器实现。 电极开路门使用时应注意在输出端接_______________。
（3）32选1数据选择器有____________个选择变量。
（4）函数式Y=AB+BCD，写出其对偶式Y '=_______________________。
（5）相同供电电源的CMOS门电路与TTL门电路相比，_________________门的噪声容限更大；_________________门的静态功耗更低。
（6）模数转换时，要求能分辨ADC输入满量程0.1%的变化，则至少需要使用____________位的ADC。若信号频率为20kHz，则要求该ADC采样频率至少为____________kHz。
（7）由与非门构成的基本RS触发器，其约束条件是__________________________。 （8）下列器件的信号一定不能和其他输出信号接在一起的是______________。 （a）RAM的数据信号；
（b）ROM的数据信号； （c）74LS138的输出信号。
（9）下列说法正确的是____________________。
（a）输入悬空时，TTL门电路的输入端相当于接低电平； （b）输入悬空时，CMOS门电路的输入端相当于接低电平； （c）输入悬空时，CMOS门电路的输入端相当于接高电平； （d）实际应用中，门电路的输入端应尽量避免悬空。
（10）用万用表测量一个标准TTL门电路的输出信号，发现其值为1.5V，可能的情况有（多选）：______________________________________。 （a）输出端处于高阻态； （b）两输出信号短接； （c）输出为脉冲信号； （d）驱动门过载。 一、
（1）10；（2）上拉电阻；（3）5；（5）CMOS，CMOS；（6）10位，40kHz；（7）（A+B)B+C+D；R+S=1；（8）c；（9）d；（10）bcd。 二、(8分)简答题。
（1）画出函数F1和F2的卡诺图，并求出F1和F2的最简与或式。 F1（A,B,C,D）=ABD+AB+AB+ABC F2（A,B,C,D）=
?m(0,1,2,7,11,14,15)+?d(8,9,10)
第 1 页 （共 8 页）
试 题： 班号： 姓名：
（2）图2中门电路G1和G2为TTL门电路，并假设传输门导通电阻可忽略，分别填写C1和C2不同电平下电压表V1和V2电压值（TTL门电路输出高电平3.6V，输出低电平0.3V）：
C1为高电平，C2为低电平时，V1 = ___________V， V2 = _____________V； C1为低电平，C2为高电平时，V1 = ___________V， V2 = _____________V。
C10TGG1G2V1UO2V2C2图2
二、
（1）F1 = AB+AB+AD或BD+ AC?或BC? F2=ABCD+ABD+BC
AB\\CD 00 01 11 10 AB\\CD 00 01 11 10 00 1 1 00 1 1 0 1 01 1 1 1 1 01 0 0 1 0 11 1 1 11 0 0 1 1 10 1 1 1 1 10 X X 1 X （2） C1为高电平，C2为低电平时，V1 = ____1.4_______V， V2 = _____1.4_______V； C1为低电平，C2为高电平时，V1 = ____3.6_______V， V2 = _____1.4_______V。
三、(8分) 设计一个故障显示电路。要求为：
当只有电机A发生故障时，故障指示灯F以4Hz的频率闪烁；当只有电机B发生故障时，故障指示灯F以2Hz的频率闪烁；当电机A、B同时发生故障时，故障指示灯F常亮；当电机A、B均无故障时，故障指示灯F灭。
已知时钟信号为8Hz；用变量A、B表示电机状态，“1”表示电机发生故障；用变量F表示指示灯状态，“1”表示灯亮。试求：
（1）在图3中利用8Hz时钟和2个D触发器得到4Hz和2Hz的时钟信号； （2）继续在图3中将上述故障显示电路设计实现。
F1MUX0END0D1D2D3??clk时钟（8Hz）电路1DC11DC1
第 2 页 （共 8 页） 试 题： 班号： 姓名：
图3
三、
FAB1MUX0END0D1D2D304Hzclk时钟（8Hz）电路1DC112Hz1DC1
四、（8分）简答题
（1）要实现异步清零的12进制计数器，更正下列verilog程序的错误。 module Cnt0 ( clk, rst, Q );
input clk, rst;
output [2:0] Q; reg [2:0] Q; always@( posedge clk) begin if ( !rst ) Q = 0; else Q = Q + 1'b1; if ( Q >= 12 )
Q = 0;
end
endmodule
（2）根据下列程序画出完整的状态转换图（要求按照Q[2]、Q[1]、Q[0]的顺序表示输出状态）
module Cnt1 (clk, rst, Q); input clk, rst;
output [2:0] Q; reg [2:0] Q; always@( posedge clk ) if( !rst )
Q <= 3'b000;
else
begin
Q[0] <= ~Q[0];
Q[1] <= Q[0]^Q[1];
第 3 页 （共 8 页）