第一章 计算机系统概论
计算机的硬件是由有形的电子器件等构成的,它包括运算器、存储器、控制器、适配器、输入输出设备。早起将运算器和控制器合在一起称为CPU(中央处理器)。目前的CPU包含了存储器,因此称为中央处理器。存储程序并按地址顺序执行,这是冯·诺依曼型计算机的工作原理,也是CPU自动工作的关键。
计算机系统是一个有硬件、软件组成的多级层次结构,它通常由微程序级、一般程序级、操作系统级、汇编语言级、高级语言级组成,每一级上都能进行程序设计,且得到下面各级的支持。
习题:4 冯·诺依曼型计算机的主要设计思想是什么?它包括那些主要组成部分? 主要设计思想是:存储程序通用电子计算机方案,主要组成部分有:运算器、逻辑控制装置、存储器、输入和输出设备
5 什么是存储容量?什么是单元地址?什么是数据字?什么是指令字?
存储器所有存储单元的总数称为存储器的存储容量。每个存储单元都有编号,称为单元地址。如果某字代表要处理的数据,称为数据字。如果某字为一条指令,称为指令字
7 指令和数据均存放在内存中,计算机如何区分它们是指令还是数据? 每一个基本操作称为一条指令,而解算某一问题的一串指令序列,称为程序
第二章 运算方法和运算器
按IEEE754标准,一个浮点数由符号位S、阶码E、尾数M三个域组成。其中阶码E的值等于指数的真值e加上一个固定偏移值。
数的真值变成机器码时有四种表示方法:原码表示法,反码表示法,补码表示法,移码表示法。其中移码主要用于表示定点数的阶码E,以利于比较两个指数的大小和
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对阶操作。
直接使用西文标准键盘输入汉字,进行处理,并显示打印汉字,是一项重大成就。为此要解决汉字的输入编码、汉字内码、子模码等三种不同用途的编码。 1第三章 内部存储器
对存储器的要求是容量大、速度快、成本低。为了解决这三方面的矛盾,计算机采用多级存储体系结构,即cache、主存和外存。CPU能直接访问内存(cache、主存),但不能直接访问外存。存储器的技术指标有存储容量、存取时间、存储周期、存储器带宽。
双端口存储器和多模块交叉存储器属于并行存储器结构。前者采用空间并行技术,后者采用时间并行技术。这两种类型的存储器在科研和工程中大量使用。
cache是一种高速缓冲存储器,是为了解决CPU和主存之间速度不匹配而采用的一项重要的硬件技术,并且发展为多级cache体系,指令cache与数据cache分设体系。要求cache的命中率接近于1。主存与cache的地址映射有全相联、直接、组相联三种方式。其中组相联方式是前二者折衷方案,适度地兼顾了二者的优点又尽量避免其缺点,从灵活性、命中率、硬件投资来说较为理想,因而得到了普遍采用。 习题: 1设有一个具有20位地址和32位字长的存储器,问: (1)该存储器能存储多少个字节的信息?
(2)如果存储器由512K×8位SRAM芯片组成,需要多少片; (3)需要多少位地址做芯片选择? (1)220*321024K*32?4M字节 (2)?2*4?8片 (3)1位地址作芯片选择 8512K*82 已知某64位机主存采用半导体存储器,其地址码为26位,若使用4M×8位DRAM芯片组成该机所允许的最大主存空间,并选用内存条结构形式,问: (1) 若每个内存条16M×64位,共需几个内存条?
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(2)每个内存条共有多少DRAM芯片? (3)主存共需多少DRAM芯片?CPU如何选
择各内存条?(1). 共需模块板数为m:m=
÷2^24=4(块)
(2). 每个模块板内有DRAM芯片数为32 (片) (3) 主存共需DRAM芯片为:4*32=128 (片)
每个模块板有32片DRAM芯片,容量为16M×64位,需24根地址线(A23~A0) 完成模块
板内存储单元寻址。一共有4块模块板,采用2根高位地址线,通过2:4译码器译码产生片选信号对各模块板进行选择。 3用16K×8位的DRAM芯片构成64K×32位存储器,要求: (1)画出该存储器的组成逻辑图。
D0~D7
CS3 CS2 CS1 CS0 A13~A0
2:4译码器
A14 A15 (2)设存储器读/写周期为0.5us,CPU在1us内至少要访问一次。试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少?
(1)根据题意,存储总容量为64KB,故地址总线需16位。现使用16K*8位DRAM芯片,共需16片。芯片本身地址线占14位,所以采用位并联与地址串联相结合的方法来组成整个存储器,其组成逻辑图如图所示,其中使用一片2:4译码器。 (2)根据已知条件,CPU在1us内至少访存一次,而整个存储器的平均读/写周期为
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0.5us,如果采用集中刷新,有64us的死时间,肯定不行,如果采用分散刷新,则每1us只能访存一次,也不行,所以采用异步式刷新方式。
假定16K*1位的DRAM芯片用128*128矩阵存储元构成,刷新时只对128行进行异步方式刷新,则刷新间隔为2ms/128 = 15.6us可取刷新信号周期15us。 刷新一遍时间=15us×128=1.92ms
6用32K×8位的E^2 PROM芯片组成128K×32位的只读存储器,试问: (1)数据寄存器多少位?
(2)地址寄存器多少位? (3)共需多少个E^2 PROM芯片? (4)画出磁存储器组成框图。
答(1)系统16位数据,所以数据寄存器16位
(2)系统地址128K=217,所以地址寄存器17位 (3)共需要8片 组成框图如下
CPU 地址 寄存器 32K *8 32K *8 32K *8 32K *8 32K *8 数据 寄存器 CS3 CS2 32K *8 CS1 32K *8 CS0 32K *8 A16 2:4 译码器 A15 4 CS0 ~ CS3
一个组相联cache由64个行组成,每组4行。主存储器包含4K个块,每块128个字。请表示内存地址的格式。
64行.4行一组,共64÷4=16组,主存储器有4k个快,每块128字,2^12
第五章 中央处理器
CPU是计算机的中央处理部件,具有指令控制、操作控制、时间控制、数据加工等基本功能。
早期的CPU由运算器和控制器两大部分组成。随着高密度集成电路技术的发展,当今的CPU芯片变成运算器、cache和控制器三大部分,其中还包括浮点数运算器、存储管理部件等。CPU中至少要有如下六类寄存器:指令寄存器、、地址寄存器、数据缓冲寄存器、通用寄存器、状态条件寄存器。
微程序设计技术是利用软件方法设计操作控制器的一门技术,具有规整性、灵活性、可维护性等一系列优点,因而在计算机设计中得到了广泛的应用。但是随着ULSI技术的发展和对机器速度的要求,硬连线逻辑设计思想又得到了重视。硬连线控制器的基本思想是:某一微操作信号是指令操作码译码输出、时序信号和状态条件信号的
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