《嵌入式系统》试题库
2、 下图为单周期存储器读时序图。clk 为时钟信号，上升沿有效；rd 为读信号，高电平有 效。问：如果主设备要求的建立时间 tsu ≥ 40ns ，保持时间 th ≥ 6ns ，则此系统的最高时钟 频率为多少？能否满足保持时间的要求？（要求写出计算过程）
答：
（1）（2）（3）（4）参考 功能描述 最小值 最大值 单位 t0 rd 延迟时间 5 10
ns t1 rd 持续时间 60
ns
t2 rd 有效到数据输出 30
ns t3
rd 无效到 data 持续时间
5
10
ns
clk addr A
t1
rd
t0
t2
t0
t3
data
A
tsu
th
满足存储器读 rd 时序要求，则时钟周期
tCYC + t0 ≥ t1 + t0 ≥ 60 + 10 = ns
∴ t 70 ? 5 = ns 70 CYC ≥ 65
要保证主设备有足够的建立时间，则时钟周期
tCYC ≥ t0 + t2 + tsu = ns
80
要保证主设备有足够的保持时间
th = t0 + t3 ≥ 5 + 5 = 10ns > 6ns
最高时钟频率为
tCYC ≥ max{65,80} =
80ns ∴ f MAX = 1
= 12.5MHz 80ns
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3、 下图为 PCI 总线读操作时序图。问：
①下图中地址段持续几个时钟周期？在地址段主设备发出的信号 C/BE#表示什么意思？ ②下图中数据段时期持续了几个时钟周期？从设备如何知道数据传输结束？
③如果时钟 CLK 为 33MHz，数据总线宽度为 32 位，下图数据传输速率为多少？峰值传输 速率为多少？什么情况下才能达到峰值传输速率？
1
CLK FRAME#
AD C/BE# IRDY# TRDY#
地址段
等待
2 3 4 5 6 7 8 9
地址 CMD
数据1 数据2 BE#
数据3
等待
传输
传输
等待
传输
数据段
数据段 数据段
答：①下图中地址段持续 1 个时钟周期，在地址段主设备发出的信号 C/BE#表示总线命令。 ②下图中整个数据段时期持续了 6 个时钟周期。主设备使 IRDY#有效的同时使 FRAME# 无效，用来告诉从设备这是最后一个数据段，表明数据传输结束。
③如果 CLK 为 33MHz，数据总线宽度为 32 位=4B，传输时间为 7T=210ns，传送 3 拍数据 为 3*4B=12B，传输速率=12B/210ns=57MB/s。峰值传输速率为 133MB/s，当没有等待周期， 传输拍数趋向无穷时达到峰值传输速率。
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4、 下图为 PCI 总线写操作时序图。问：
①下图中地址段持续几个时钟周期？在地址段主设备发出的信号 C/BE#表示什么意思？ ②下图中数据段时期持续了几个时钟周期？从设备如何知道数据传输结束？
③如果