EDA技术试题库

ARCHITECTURE BEHAV OF DFF IS BEGIN

PROCESS(CLK,RESET) BEGIN

IF RESET=?1? THEN Q<=?0?; ELS IF CLK?EVENT AND CLK=?1?THEN Q<=NOT Q;

END IF; END PROCESS; END BEHAV;

21、完成16进制加法计数器的设计 library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jsq is

port(rst,clk: in std_logic;

q: out std_logic_vector(3 downto 0)); end;

architecture bh of jsq is

signal tmp: std_logic_vector(3 downto 0); begin

process(clk) is begin

if rst='1' then tmp<=\ elsif clk'event and clk='1' then tmp<=tmp+1; end if; end process; q<=tmp; end;

22、完成带同步清零端子的10进制加法计数器的设计。 library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jsq is

port(rst,clk: in std_logic;

q: out std_logic_vector(3 downto 0)); end;

architecture bh of jsq is

signal tmp: std_logic_vector(3 downto 0); begin

process(clk) is begin

if clk'event and clk='1' then

elsif rst='1' then tmp<=\

if tmp>=”1001” then tmp<=”0000”; else tmp<=tmp+1; end if; end if; end process; q<=tmp; end;

23、完成带异步清零端子的10进制加法计数器的设计。 library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jsq is

port(rst,clk: in std_logic;

q: out std_logic_vector(3 downto 0)); end;

architecture bh of jsq is

signal tmp: std_logic_vector(3 downto 0); begin

process(clk) is begin

if rst='1' then tmp<=\ elsif clk'event and clk='1' then

if tmp>=”1001” then tmp<=”0000”; else tmp<=tmp+1; end if; end if; end process; q<=tmp; end;

24、设计8-3线优先编码器设计(输入高电平有效,输出高电平有效)。 library ieee;

use ieee.std_logic_1164.all; entity encoder_8 is

port( in0,in1,in2,in3,in4,in5,in6,in7: in std_logic; out0,out1,out2: out std_logic ); end;

architecture bh of encoder_8 is

signal ou: std_logic_vector(2 downto 0); begin

ou<=\ \ \ \

\ \ \ \

out2<=ou(2);out1<=ou(1); out0<=ou(0); end; 25、完成8位数据锁存器的设计。 library ieee;

use ieee.std_logic_1164.all; entity save_8 is

port( data_8in: in std_logic_vecto(7 downto 0);

clk: in std_logic;

data_8out: out std_logic_vecto(7 downto 0)); end;

architecture bh of save_8 is begin

process(clk,data_8in)

begin

if rising_edge(clk) then data_8out<=data_8in; end if; end process; end;

26、完成带同步清零端子的32位数据锁存器的设计。 library ieee;

use ieee.std_logic_1164.all; entity save_32 is

port( data_32in: in std_logic_vecto(31 downto 0);

rst,clk: in std_logic;

data_32out: out std_logic_vecto(31 downto 0)); end;

architecture bh of save_32 is begin

process(clk,data_32in)

begin

if rising_edge(rst,clk) then

if rst=?1? then data_32out<=(others=>?0?); else data_8out<=data_8in; end if; end if; end process; end;

27、完成带异步清零端子的32位数据锁存器的设计。 library ieee;

use ieee.std_logic_1164.all;

entity save_32 is

port( data_32in: in std_logic_vecto(31 downto 0);

rst,clk: in std_logic;

data_32out: out std_logic_vecto(31 downto 0)); end;

architecture bh of save_32 is begin

process(rst,clk,data_32in)

begin

if rst=?1? then data_32out<=(others=>?0?); elsif rising_edge(clk) then data_32out<=data_32in; end if; end process; end;

28、完成基于if语句的16线-4线优先编码器的设计。 library ieee;

use ieee.std_logic_1164.all; entity encoder_16 is

port( in0,in1,in2,in3,in4,in5,in6,in7,in8,in9,in10,in11,in12,in13,in14,in15: in std_logic; out0,out1,out2,out3: out std_logic ); end;

architecture bh of encoder_16 is

signal ou: std_logic_vector(3 downto 0); begin

process(in0,in1,in2,in3,in4,in5,in6,in7,in8,in9,in10,in11,in12,in13,in14,in15) begin

if in15='1' then ou<=\

elsif in14='1' then ou<=\ elsif in13='1' then ou<=\elsif in12='1' then ou<=\ elsif in11='1' then ou<=\elsif in10='1' then ou<=\ elsif in9='1' then ou<=\elsif in8='1' then ou<=\ elsif in7='1' then ou<=\elsif in6='1' then ou<=\ elsif in5='1' then ou<=\elsif in4='1' then ou<=\ elsif in3='1' then ou<=\elsif in2='1' then ou<=\ elsif in1='1' then ou<=\else ou<=\end if;

end process;

out3<=ou(3);out2<=ou(2);out1<=ou(1); out0<=ou(0); end;

中档题部分

填空题(40空)

1.功能仿真是在(设计输入)完成之后,选择(具体器件)进行(编译)之前进行的(逻辑功能验证),因此又称为(前仿真) 。

2.时序仿真是在选择了(具体器件)并完成(布局)、(布线)之后进行的(时序关系)仿真,因此又称为(后仿真)或(延时仿真)。 3. STD_LOGIG_1164中定义的高阻是字符( Z )。

4. STD_LOGIG_1164中字符H定义的是(弱信号1 )。 5. 关于VHDL运算符优先级的说法中,(算术运算)的优先级最高,(逻辑运算)的优先级别最低。

6. 转换函数TO_BITVECTOR(A)的功能是( 将STDLOGIC_VECTOR转换为IT_VECTOR)。 7. MAXPLUSII是(ALTERA)公司的软件。

8.在VHDL中,含WAIT语句的进程PROCESS的括弧中(不能) 再加敏感信号,否则则是非法的。

9、在MAX+plusⅡ工具软件中,包括门电路、触发器、电源、输入、输出等元件的元件库是( \\quartus\\library\\primitives)文件夹.

10.Protel99提供用于以当前位置为中心重画屏幕的键是( Home )。 11.protel中用于刷新屏幕显示的热键是(End )。

选择题(40题)

1. 执行Quartus II的( A )命令,可以为设计电路建立一个元件符号。 A Create ∠ Update / Create Symbol Files for Current File B Simulator

C Compiler D Timing Analyzer

2. 在PLD中陈列图如下所示,其逻辑表达式为( B ).

A.F=A+B+C B.F=A+C C.F=A·C D.F=A·B·C·D

3. 在Quartus II工具软件中,完成编译网表提取、数据库建立、逻辑综合、逻辑分割、

适配、延时网表提取和编程文件汇编等打操作,并检查设计文件是否正确的过程称为( B )

A.编辑 B.编译 C.综合 D.编程 4. 在VHDL中,( D )不能将信息带出对它定义的当前设计单元. A.信号 B.常量 C.数据 D.变量 5. 在VHDL中,( D )的数据传输是立即发生的,不存在任何延时的行为. A.信号 B.常量 C.数据 D.变量 6. 在VHDL中,( A )的数据传输不是立即发生的,目标信号的赋值是需要一定

联系客服:779662525#qq.com(#替换为@) 苏ICP备20003344号-4