Quartus Ⅱ入门教程
（一个Verilog程序的编译和功能仿真）
Quartus Ⅱ 是Altera公司推出的专业EDA工具，支持原理图输入、硬件描述语言的输入等多种输入方式。硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。接下来我们对这种智能的EDA工具进行初步的学习。使大家以后的数字系统设计更加容易上手。
菜单栏 第一步：打开软件
快捷工具栏 资源管理窗口 工作区 信息栏 任务管理窗口
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快捷工具栏：提供设置（setting），编译（compile）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。
菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。
信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。
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第二步：新建工程（file>new Project Wizard） 1 工程名称：
所建工程的保存路径 工程名称 顶层模块名（芯片级设计为实体名），要求与工程名称相同 2添加已有文件（没有已有文件的直接跳过next）
如果有已经存在的文件就在该过程中添加，软件将直接将用户所添加的文件添加到工程中。 2
3 选择芯片型号（我们选择MAX3000A系列下的EPM3256AQC208-10芯片） (注：如果不下载到开发板上进行测试，这一步可以不用设置)
所选的芯片的系列型号 快速搜索所需的芯片 选择芯片
4 选择仿真，综合工具（第一次实验全部利用quartus做，三项都选None，然后next）
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选择第三方综合工具，如果使用Quartus内部综合工具则选择none 选择第三方仿真工具，如果使用Quartus内部仿真工具则选择none 选择时序分析仪
5 工程建立完成（点finish）
工程建立完成，该窗口显示所建立工程所有的芯片，其他第三方EDA工具选择情况，以及模块名等等信息。
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第三步：添加文件（file>new> VHDL file），新建完成之后要先保存。
我们选择Verilog HDL File设计文件格式既选择Verilog文本输入形式
第四步：编写程序
以实现一个与门和或门为例，Verilog描述源文件如下：
module test(a,b,out1,out2); input a,b;
Output out1,out2; assign out1=a&b; assign out2=a | b; endmodule
然后保存源文件；
第五步：检查语法（点击工具栏的这个按钮
（start Analysis & synthesis））
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