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（5）按原理图选择与非门并连接进行测试，将测试结果记入表2.4，并与上
表进行比 较看逻辑功能是否一致。
4. 测试用异或、与或和非门组成的全加器的逻辑功能。
全加器可以用两个半加器和两个与门一个或门组成，在实验中，常用一块双异或门、一个与或非门和一个与非门实现。
（1）画出用异或门、与或非门和非门实现全加器的逻辑电路图，写出逻
辑表达式。
（2）找出异或门、与或非门和与门器件按自己画出的图接线。接线时注
意与或非门中不用的与门输入端接地。
（3）当输入端Ai、Bi、及Ci-1为下列情况时，用万用表测量Si和Ci的电
位并将其转为逻辑状态填入下表。
表2.4
Ai 0 0 1 1 0 0 1 1 输入端 Bi 0 1 0 1 0 1 0 1 Ai Bi Ci-1 输出端 Si Ci Ci-1 0 0 0 0 1 1 1 1 0 0 0 0 0 1 Si 0 1 0 0 1 1 1 0 0 1 0 1 Ci 1 1 0 1 1 1 五、实验报告
1. 整理实验数据、图表并对实验结果进行分析讨论。 2. 总结组合逻辑电路的分析方法。
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实验三 触发器（一）R—S，D，J—K
一、实验目的
1. 熟悉并掌握R—S、D、J—K触发器的构成，工作原理和功能测试方法。 2. 学会正确使用触发器集成芯片。
3. 了解不同逻辑功能FF相互转换的方法。
二、实验仪器及材料
1. 双踪示波器
2. 器件 74LS00 74LS74 74LS112
二输入端四与非门
双D触发器 双J—K触发器
1片 1片 1片
三、实验内容
1. 基本R—SFF功能测试：
两个TTL与非门首尾相接构成的基本R—SFF的电路如图3.1所示。 （1）试按下面的顺序在Sd、Rd：
Sd=0 Sd=1 Sd=1 Sd=1
Rd=1 Rd=1 Rd=0
Rd=1
Q&132~Q&465~Sd~Rd 图3.1 基本R—SFF电路
观察并记录FF的Q、Q端的状态，将结果填入下表3.1中，并说明在上述各种输入状态下，FF执行的是什么功能？
表3.1
Sd Rd1 1 0 1 Q Q 逻辑功能 0 1 1 1 （2）Sd端接低电平，Rd端接脉冲。
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（3）Sd端接高电平，Rd端接脉冲。 （4）连接Rd、Sd，并加脉冲。
记录并观察（2）、（3）、（4）三种情况下，Q、Q端的状态。从中你能否总结出基本R—S FF的Q或Q端的状态改变和输入端Sd和Rd的关系。
（5）当Sd、Rd都接低电平时，观察Q、Q端的状态。当Sd、Rd同时由
低电平跳为高电平时注意观察Q、Q端的状态，重复3~5次看Q、Q端的状态是否相同，以正确理解“不定”状态的含义。 2. 维持一阻塞型D触发器功能测试。
双D型正边沿异步置1端，置0端（或称异步置位，复位端）。CP为时钟脉冲端。
（1） 分别在Sd、Rd端加低电平，观察并记录Q、Q端的状态。
（2） 令Sd、Rd端为高电平，D端分别接高，低电平，
用点动脉冲作为CP，观察并记录当CP为0、
↑、1、↓时Q端状态的变化。 图3.2 D FF逻辑符号
（3） 当Sd=Rd=1、CP=0（或CP=1），改变D端信号，观察Q端的状态是
否变化？整理上述实验数据，将结果填入下表3.2中。
（4） 令Sd=Rd=1，将D和Q相连，CP加连续脉冲，用双踪示波器观察并
记录Q相对于CP的波形。
表3.2
Sd Rd ~Rd~SdDCP~QQCP X X D X X 0 1 Qn Qn?1 0 1 1 1 1 0 1 1 0 1 0 1 0 1 0 1 .下载可编辑.
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2. 负边沿J—K触发器功能测试。
双J—K负边沿触发器74LS112芯片的逻辑符号如图3.3所示。
自拟实验步骤，测试其功能，并将结果填入表3.3中。若令J=K=1时，CP端加连续脉冲，用双踪示波器观察Q~CP波形，和DFF的Ｄ和
Q端相连时观察到的Ｑ端的波形相比较，有
~Sd~RdJCPK
Q
~Q
何异同点？
3. 触发器功能转换 图3.3 （1） 将Ｄ触发器和J—K触发器转换成T触发器，列出表达式，画出实验
电路图。
（2） 接入连续脉冲，观察各触发器CP及Q端波形。比较两者关系。 （3） 自拟实验数据表并填写之。
表3.3 Sd Rd CP X X J X X 0 1 X X K X X X X 0 1 Qn Qn?1 0 1 1 1 1 1 1 0 1 1 1 1 X X 0 0 1 1 四、实验报告
1. 整理实验数据并填表。
2. 写出实验内容3、4的实验步骤及表达式。 3. 画出实验4的电路图及相应表格。 4. 总结各类触发器的特点。
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实验四 三态输入触发器及锁存器
一、实验目的
1. 掌握三态输入触发器及锁存器的功能及使用方法。 2. 学会用三态输入触发器和锁存器构成的功能电路。
二、实验仪器及材料
1. 双踪示波器 2. 器件
CD4043 三态输出四R—S触发器 一片
74LS75
四位D锁存器
一片
三、实验内容
1. 锁存器功能及应用
图4.1为74LS75四D锁存器，每两个D锁存器由一个锁存信号G控制，当G为高电平时，输出端Q随输入端D信号的状态变化，当G由高变低时，Q锁存在G端由高变低前Q的电平上。
161514131211109Q/QGDGDQ/QQ/QGDGDQ/Q12345678 图4.1
（1）验证图4.1锁存器功能，并列出功能状态表。
（2）用74LS75组成的数据锁存器按图4.2接线，1D~4D接逻辑开关作为数据输入端，G1,2和G1,4接到一起作为锁存选通信号ST，1Q~4Q分别接到7段译码器的A—D端，数据输出由数码管显示。 设：逻辑电平H为“1”，L为“0” ST=1，
输入0001,0011,0111，观察数码管显示。
ST=0， 输入不同数据，观察输出变化。
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