2-16
与非门的输入端对应VHDL描述中实体说明部分定义的输入端口，输出端对应VHDL描述中实体说明部分定义的输出端口；与非门的逻辑运算对应VHDL描述中构造体说明部分。
2-17 实体说明中端口模式有哪些？说明端口模式OUT，INOUT和BUFFER.有何异同？
实体说明中端口模式有：IN OUT INOUT BUFFER. IN 含义：输入
OUT 含义：输出 在构造体内部不使用
INOUT 含义：说明该端口是双向的，可以输出也可以输入 BUFFER 含义：说明该端口可以输出信号且在构造体内部可以使用该输出信号。
2-18 过程语句用于什么场合？其所带参数是怎样定义的？
过程语句与其他高级语句中的子程序相当，他的参数可以是输入也可以是输出，即过程中的输入输出参数都应列在紧跟过程名的括号中。
2-19 函数语句用于什么场合？其所带参数是怎样定义的？
函数语句相当于其他高级语言中的函数。语句中圆括号内所有参数都是输入参数。因此，在括号内指定端口方向“IN”可以省略。FUNCTION的输入值由调用者复制到输入参数中，若无特别制定在FUNCTION的语句中按常数处理。 2-20 过程和函数调用有何不同？
在过程语句中，当过程语句执行结束后，在过程内所传递的输入和输出参数值将复制到调用者的信号或变量中；函数的输入值由调用者复制到输入参数中，若无特别指定，按常数处理。过程调用本身是一条完整调用语句，函数调用只有赋值给某一对象时才构成一条完整语句。
2-21 VHDL构造体描述有哪几种方法？如何应用？
VHDL构造体描述有：行为描述，数据流描述， 结构体描述三种描述。
行为描述之描述所希望电路的功能或者电路行为，没有直接指明或涉及实现这些行为的硬件结构，他通常有一个或者多个进程构成，每个进程又包含一系列语句；
数据流描述可以描述时序电路也可以描述组合电路，它是建立在用并行信号赋值语句描述基础上的，当语句中任一输入信号发生变化时，赋值语句就被激活，随着这种语句对电路行为的描述，大量的有关这种结构信息也从这种逻辑描述中“流出”；
结构描述是基于元件例化语句或生成语句的描述，它表示元件之间的互联，这种描述允许互联元件的层次式安置、元件的定义或使用说明以及元件例化语句，是用VHDL实现层次化、模块化设计的手段。
2-22 VHDL现有支持库有：IEEE库、ASIC库、STD库、用户定义的库和WORK库；
除WORK库和STD库外，其他三种库在使用时都要在程序的开
头加以说明，第一条语句是“LIBRARY库名；”，另外还要说明使用的是库中那个包集合或项目。
2-24 配置的主要功能是为顶层设计实体指定结构体，或为参与例化的元件实体指定所用结构体，以层次方式来对元件例化作结构配置。
举例说明略。 2-26
input enableoutput d0 d1 sel output
2-27（1）b为变量，不能用“<=”赋值；
（2）构造体描述的结尾应用“END one”结束，a、b、c应定义为信号；
（3）实体说明语句的结束应为“END 实体名”，因此将END sam2；改为 END mux21;
C为输出信号赋值，用“<=”，将c：=b；改为c<=b; 构造体结束用“END 构造体名”，因此将END two;改为END one;
此程序缺少process语句。
2-28 (1) LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux IS
PORT(a,en:IN STD_LOGIC; b:OUT STD_LOGIC);
END mux;
ARCHITECTURE connect OF mux IS BEGIN
PROCESS(a,en)
BEGIN
IF en=’1’ THEN b<=a; END IF;
END PROCESS;
END connect;
(2) ENTITY sample IS
PORT(a,b:IN INTEGER; c:OUT INTEGER );
END sample;
ARCHITECTURE one OF sample IS
BEGIN c<=a+b; END one;